第 19章 时序逻辑电路
19.2 寄存器
19.3 计数器
19.1 时序逻辑电路的概述
19.1 时序逻辑电路的概述
组合电路
触发器
电路
X 1
X i
Z
1
Z
j
Q
1
Q
m
D
1
D
m
?
?
?
?
输入
信号 信号
输出
触发器
触发器
输入信号
输出信号
CP
1,时序电路的特点
时序逻辑电路 ————任何一个时刻的输出状态不仅取决于当时的输入信
号, 还与电路的原状态有关 。
时序电路的特点,（ 1） 含有记忆元件 （ 最常用的是触发器 ） 。
（ 2） 具有反馈通道 。
2,时序电路的组成
3,时序电路的分类
时序电路的分类有多种，但主要是按照其存储电路
中各触发器是否由统一时钟控制，分为同步时序电路和
异步时序电路两大类型。
（ 1）同步时序电路
若时序电路中存储电路各触发器状态的更新是在同一时
钟脉冲的特定时刻（如上升沿或下降沿）同步进行的，
这样的时序电路就被称为同步时序电路。
（ 2）异步时序电路
若时序电路中存储电路各触发器的状态更新不受时钟脉
冲的统一控制，而是在不同时刻分别进行的，或者没有
时钟脉冲，这样的时序电路就被称为异步时序电路。
数字电路中的数码寄存器、计数器、存储器等都是时序
电路的基本单元电路。
19.2 寄存器
集成数码寄存器 74LSl75：
19.2.1 数码寄存器
数码寄存器 —— 存储二进制数码的时序电路组件
∧
1D R
C1
Q Q
R1D ∧
C1
Q
R
C1
1D
∧
1
FF
Q
1 1
Q
2
FF
Q
2 2
Q
3
FF
Q
3 3
Q
1
D
D 32
D
1
DR
C1
R
0
1
0
1D
∧
Q
Q
FF
0
D
Q
0
CP
74LS175的功能,
RD是异步清零控制端 。
D0～ D3是并行数据输入端, CP为时钟脉冲端 。
Q0～ Q3是并行数据输出端 。
0
1
1
1
RD
清零
×
↑
1
0
CP
时钟
× × × ×
d0 d1 d2 d3
× × × ×
× × × ×
D0 D1 D2 D3
输 入
0 0 0 0
d0 d1 d2 d3
保 持
保 持
Q0 Q1 Q2 Q3
输 出 工作模式
异步清零
数码寄存
数据保持
数据保持
74LS175的功能表
19.2.2 移位寄存器
移位寄存器 —— 不但可以寄存数码, 而且在移位脉冲作用
下, 寄存器中的数码可根据需要向左或向右移动 1位 。
1,单向移位寄存器
（ 1） 右移寄存器 （ D触发器组成的 4位右移寄存器 ）
右移寄存器的结构特点,左边触发器的输出端接右邻触发器的输入端 。
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0 0 0 0 0
设移位寄存器的初始状态为 0000，串行输入数码 DI=1101，从高
位到低位依次输入。其 状态表如下：
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
11 1 0 0 0
1 1 0 012
03 0 1 1 0
14 1 0 1 1
右移寄存器的时序图：
由于右移寄存器移位的方向
为 DI→ Q0→ Q1→ Q2→ Q3，所以
又称 上移寄存器 。
在 4个 CP作用下, 输入的 4位串行
数码 1101全部存入了寄存器中 。 这
种方式称为 串行输入方式 。
61 92 73 5 84
CP
1D 1I 01
2
0
3
Q 1
Q
Q
Q
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0
1
2
3
4
1
1
0
1
0 0 0 0
1 0 0 0
1 1 0 0
0 1 1 0
1 0 1 1
（ 2）左移寄存器
2,双向移位寄存器
将右移寄存器和左移寄存器组合起来, 并引入一控制端 S便构成
既可左移又可右移的双向移位寄存器 。
左移寄存器的结构特点,右边触发器的输出端接左邻触发器的输入端。 1D
C1
∧
R
Q
1D
Q
∧
R
C1
Q
1D
∧
1D
∧
C1 C1
R
Q
R
CP
CR
D
0 1D
FF
0
FF
1
FF
2 3
FF
20
并 行 输 出
3
Q Q
1
QQ
I
D
串行输入
串行输出
2
D 3D
当 S=1时, D0=DSR,D1=Q0,D2=Q1,D3=Q2,实现右移操作；
其中, DSR为右移串行输入端, DSL为左移串行输入端 。
当 S=0时, D0=Q1,D1=Q2,D2=Q3,D3=DSL,实现左移操作 。
R
FF
∧
1D
C1
3
Q
&
≥1
∧
R
1D
C1
2
FF
Q
&
≥1
∧
R
1D
C1
1
FF
Q
&
≥1
FF
&
∧
C1
R
0
1D
Q
≥1
1
1
1
Q Q
Q
Q
1
30 2
CP
CR
串行输入
SL
D
（左移）
串行输入
D
SR
（右移）
串行输出
D
OR
（右移）
串行输出
D
OL
（左移）
移位控制
S
S= 1,右移
S= 0,左移
并 行 输 出
D触发器组成的双向移位寄存器：
3.集成移位寄存器 74194
74194为四位双向移位寄存器 。
Q0和 Q3分别是左移和右移时的串行输出端, Q0,Q1,Q2和 Q3为
并行输出端 。
DSL 和 DSR分别是左移和右移串行输入 。 D0,D1,D2和 D3是并行输
入端 。
0
Q
1
Q
S
3D2D1D0D
2
Q
3
Q
741 94
41 2 3 5 6 7
1516
D
0
D
1
D
2
G N D
Q
3
Q
2
Q
1
V c c
741 94
8
910111214 13
R
D 3
D
0
SQ
0
S
R
D
CP
∧
SL
SR
0
1
SR SL
S
1CP
D D
D
D
74194的功能表
输 入 输 出
工作模式清零 控 制 串行输入 时钟 并行输入
RD S1 S0 DSL DSR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 × × × × × × × × × 0 0 0 0 异步清零
1 0 0 × × × × × × × Q0n Q1n Q2n Q3n 保 持
1
1
0 1
0 1
× 1
× 0
↑
↑
× × × ×
× × × ×
1 Q0n Q1n Q2n
0 Q0n Q1n Q2n
右 移
1
1
1 0
1 0
1 ×
0 ×
↑
↑
× × × ×
× × × ×
Q1n Q2n Q3n 1
Q1n Q2n Q3n 0
左 移
1 1 1 × × ↑ D0 D1 D2 D3 D0 D1 D2 D3 并行置数
4、移位寄存器构成的移位型计数器
( 1) 环形计数器
环形计数器的特点：
电路简单,N位移位寄存器可以计 N个数，实现模 N计数器。状态为 1
的输出端的序号等于计数脉冲的个数，通常不需要译码电路。
0
Q
1
Q
S
3D2
D1D
0D
2
Q
3
Q
7 4 1 9 4 S
R
D
CP
∧
D
SL
SR
D
0
1
1 1
1
0 0 0
S T A R T
0
Q
3
1000
Q
0100
Q
2
Q
0010
1
0001
(2)扭环形计数器
为了增加有效计数状态, 扩大计数器的模, 可用扭环形计数器 。
一般来说, N位移位寄存器可以组成模 2N的扭环形计数器, 只需将末级
输出反相后, 接到串行输入端 。
Q
D 1
SR
0
1 3
S
Q
∧
Q
S
SL
D
74 194
D
R D D
CP
Q
0
2
D1 D 32
0
1
0
清零
1
Q
1000
0001
2
QQ
0000
0 3
0011
1
Q
1100
0111
1110
1111
计数器 —— 用以统计输入脉冲 CP个数的电路 。
19.3 计数器
计数器的分类：
（ 2） 按数字的增减趋势可分为加法计数器, 减
法计数器和可逆计数器 。
（ 1） 按计数进制可分为二进制计数器和非二进
制计数器 。
非二进制计数器中最典型的是十进制计数器 。
（ 3） 按计数器中触发器翻转是否与计数脉冲同
步分为同步计数器和异步计数器 。
19.3.1 二进制计数器
1．二进制异步计数器
（ 1） 二进制异步加法计数器 （ 4位 ）
工作原理,4个 JK触发器都接成 T’触发器。
每当 Q2由 1变 0,FF3向相反的状态翻转一次。
每来一个 CP的下降沿时,FF0向相反的状态翻转一次；
每当 Q0由 1变 0,FF1向相反的状态翻转一次；
每当 Q1由 1变 0,FF2向相反的状态翻转一次；
1J
1K
C1
2
Q
1
Q
CP
FF
3
R
∧
1K
FF
2
1J
C1
R
∧
1K
FF
1
Q
1J
0
C1
R
∧
R
0
FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
用“观察法”作出该电路的时序波形图和状态图。
由时序图可以看出, Q0,Ql,Q2,Q3的周期分别是计数脉冲 (CP)周
期的 2倍, 4倍, 8倍, 16倍, 因而计数器也可作为分频器 。
CP
Q 0
Q 1
Q 2
Q 3
0001 0011 0110
1010
0010
1000
0101
1001
0100
Q
11011111
0
1110
Q
3
1011
Q
1
0000
1100
Q
2
0111
（ 2）二进制异步减法计数器
用 4个上升沿触发的 D触发器组成的 4位异步二进制减法计数器 。
工作原理,D触发器也都接成 T’触发器 。
由于是上升沿触发, 则应将低位触发器的 Q端与相邻高位触发
器的时钟脉冲输入端相连, 即从 Q端取借位信号 。
它也同样具有分频作用 。
C1 CP
FF 3
1D
∧
Q
3
计数脉冲
Q
R
Q
3
1D
Q
Q
2
2FF
∧C1
R
2
Q
1D
Q
Q
1
1FF
∧C1
R
1
Q
1D
Q
Q
0
0FF
∧C1
R
0
Q
清零脉冲CR
二进制异步减法计数器的 时序波形图和状态图。
在异步计数器中, 高位触发器的状态翻转必须在相邻触发器产生进位信号
（ 加计数 ） 或借位信号 （ 减计数 ） 之后才能实现, 所以工作速度较低 。 为
了提高计数速度, 可采用同步计数器 。
CP
Q 0
Q 1
Q 2
Q 3
23 1 0
Q QQ Q
0000 1111 1110 1101 1100 1011
10011010
10000111
011001010100001100100001
2．二进制同步计数器
（ 1） 二进制同步加法计数器
由于该计数器的
翻转规律性较强，只
需用, 观察法, 就可
设计出电路：
因为是, 同步, 方式,
所以将所有触发器的
CP端连在一起, 接计
数脉冲 。
然后分析状态图,
选择适当的 JK信号 。
计数脉冲
序号
电 路 状 态 等效十进
制数Q3 Q2 Q1 Q0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
4位二进制同步加法计数器 74161
R
C1
& &
Q
∧
1J 1K
& &
≥1
3
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
2
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
1
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
0
Q
0
D
1
&
& & &
&
1
EPET
1
1
D
2
D
3
D
CP
LD RD
R CO
① 异步清零 。
74161具有以下功能：
③ 计数 。
② 同步并行预置数 。
RCO为进位输出端 。
④ 保持 。
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74161的功能表
41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 1
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
Q
CP
Q
0
Q
2
1
Q
3
LD
RD
D
D
0
D
2
1
D
3
EP
ET
R C O
12 13 14 15 0 1 20
清零
异步 同步
置数
加法计数 保持
（ 2） 4位二进制同步可逆计数器 74191
0
1
1
1
LD
预置
×
1
0
0
EN
使能
×
×
0
1
D/ U
加 /减控制
×
×
↑
↑
CP
时钟
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
d3 d2 d1 d0
保 持
计 数
计 数
Q3 Q2 Q1 Q0
输 出 工作模式
异步置数
数据保持
加法计数
减法计数
74191的功能表
LD
3
Q
2
Q D / U
EN
CP
0D1D2D3D
RCO
M A X / M IN
1
Q
0
Q
74 191
∧
41 2 3 5 6 7
1516
V c c
74 191
8
910111214 13
3
D
0
Q
1 GNDD 1 EN D / UQ 3Q2Q
D
2
LDM
A
X
/
M
IN
RCOCP
0
D
19.3.2 十进制计数器
N进制计数器又称模 N计数器 。
当 N=2n时, 就是前面讨论的 n位二进制计数器；
当 N≠2n时, 为非二进制计数器 。 非二进制计数
器中最常用的是十进制计数器 。
集成十进制计数器举例
（ 1） 8421BCD码同步加法计数器 74160
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
十进制计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74160的功能表
3
Q 2Q
ET
CP
0D1D2D3D
RCO
1
Q 0Q
74 160
∧
EP
R D DL 41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 0
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
（ 2） 二 —五 —十进制异步加法计数器 74290
二进制计数器的时钟输入端为 CP1,输出端为 Q0；
五进制计数器的时钟输入端为 CP2,输出端为 Q1,Q2,Q3。
74290包含一个独立的 1位二进制计数器和一个独立的五进制计数器 。
如果将 Q0与 CP2相连, CP1作时钟输入端, Q0～ Q3作输出端, 则为
8421BCD码十进制计数器 。 如果将 Q3与 CP0相连, CP2作时钟输入端, 从高
位到低位的输出为 Q0 Q3 Q2 Q1 时, 则构成 5421BCD码十进制计数器 。
R
Q
C1 C1
R
Q
∧C1
1K
CP
R
1K
1J
1J
∧
1J
1J
∧
1K
Q
1K
R
C1
Q
∧
S
S
&
3 Q
0
Q
1
Q Q
2
2
0 (1 )
R 0 (2 )
R 9 (1 )
R 9 (2 )
1CP
R
≥1 ≥1
&
&
74290的功能：
① 异步清零 。
③ 计数 。
② 异步置数 （ 置 9） 。
复位输入 置位输入 时 钟 输 出 工作模式
R0（ 1） R0（ 2） R9（ 1） R9（ 2） CP Q3 Q2 Q1 Q0
1 1
1 1
0 ×
× 0
×
×
0 0 0 0
0 0 0 0
异步清零
0 ×
× 0
1 1
1 1
×
×
1 0 0 1
1 0 0 1
异步置数
0 ×
0 ×
× 0
× 0
0 ×
× 0
0 ×
× 0
↓
↓
↓
↓
计 数
计 数
计 数
计 数
加法计数
41 2 3 5 6 7
891011121314
GND
V c c
7 4 L S 2 9 0
9 (1 ) NC 9 (2 ) NC
0 (1 )0 (2 ) 2 1
Q
3
Q
0
Q
1
Q
2
CPCPR R
R R
集成计数器的应用
（ 1） 同步级联 。
例：用两片 4位二进制加法计数器 74161采用同步级联方式构成的 8位
二进制同步加法计数器, 模为 16× 16=256。
1．计数器的级联
3
Q
2
Q
ET
CP
0D1
D2D
3D
R C O
1
Q
0
Q
74 1 61 (1 )
∧
EP
R
D D
L
D
1
3
D D
3
D
CP
Q Q
0
∧
0
R C O
74 1 61 (2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
1
1
计数脉冲
清零脉冲
013 2
Q Q Q Q
457 6
Q Q Q Q
（ 2） 异步级联
例：用两片 74191采用异步级联方式构成 8位二进制
异步可逆计数器 。
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
R C O
M A X / M I N
1
Q
0
Q
7 4 1 9 1 ( 2 )
∧
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
R C O
M A X / M I N
1
Q
0
Q
7 4 1 9 1 ( 1 )
∧
计数脉冲
D / U
EN
L
013 2
Q Q Q QQ
6
Q
7
Q
4
Q
5
D
（ 3）用计数器的输出端作进位 /借位端
有的集成计数器没有进位 /借位输出端，这时可根据具体情况，
用计数器的输出信号 Q3,Q2,Q1,Q0产生一个进位 /借位。
例：用两片 74290采用异步级联方式组成的二位 8421BCD码十进制
加法计数器。
模为 10× 10=100 3
Q
2
Q
1
Q
0
Q
7 4 2 9 0 (1 )
∧
∧CP 1
CP
2
R 0 ( 2 )R 0 ( 1 ) R 9 ( 1 ) 9 ( 2 )R
Q
0
∧
Q
12
QQ
3
7 4 2 9 0 (2 )
∧CP 1
CP
2
0 ( 2 )RR 0 ( 1 ) 9 ( 1 )R R 9 ( 2 )
计数脉冲
置数脉冲
清零脉冲
个位输出十位输出
01
Q
2
QQ
3
Q
01
Q
2
QQ
3
Q
2．组成任意进制计数器
（ 1） 异步清零法 —— 适用于具有异步清零端的集成计数器 。
例：用集成计数器 74160和与非门组成的 6进制计数器 。
Q
2
EP
D 2
CP
ET
Q
计数脉冲
D
R
1
RCO
0
Q
QQ
∧
1
1
D
Q
L
D
74 16 1
23
1
1 0
D 3 D 0
QQ
3
23 1 0
Q QQ Q
0000
1000
010000110001 0010
1001 010101100111
&
（ 2）同步清零法
同步清零法适用于具有同步清零端的集成计数器。
例：用集成计数器 74163和与非门组成的 6进制计数器。 Q
DR
∧
ET
EP
74 163
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
&
013 2
Q Q Q Q
3
Q
0010
0
0000
0011
Q
0001
Q
1
Q
0100
2
0101
（ 3）异步预置数法
异步预置数法适用于具有异步预置端的集成计数器。
例：用集成计数器 74191和与非门组成的余 3码 10进制计数器。
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
RCO
M A X / M IN
1
Q
0
Q
7 4 1 9 1
∧
0
0
计数脉冲
&
Q
3 0
QQ
2 1
Q
1100
0
1100
1101
0011 0100
2
Q
1
1011
QQ Q
3
0101 0111
1001
0110
10001010
（ 4）同步预置数法
同步预置数法适用于具有同步预置端的集成计数器。
例：用集成计数器 74160和与非门组成的 7进制计数器。
Q
DR
∧
ET
EP74 16 0
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 0 1 1
1
Q
3 0
QQ
2 1
Q
3
Q
0101
0
0011
0111
Q
0100
Q
1
Q
1000
2
1001
0110
例 用 74160组成 48进制计数器 。
先将两芯片采用同步级联方式连接成 100进制计数器,
然后再用异步清零法组成了 48进制计数器 。
解,因为 N＝ 48,而 74160为模 10计数器, 所以要用两片 74160构成,。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
7 4 1 6 0 ( 1 )
∧
EP
R
D D
L
D
1
3 D D
3
D
CP
Q Q
0
∧
0
R C O
7 4 1 6 0 ( 2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
计数脉冲
&
1 1
3．组成分频器
前面提到, 模 N计数器进位输出端输出脉冲的频率是输入脉冲
频率的 1/N,因此可用模 N计数器组成 N分频器 。
解,因为 32768=215,经 15级二分频, 就可获得频率为 1Hz的脉冲
信号 。 因此将四片 74161级联, 从高位片 （ 4） 的 Q2输出即可 。
例 某石英晶体振荡器输出脉冲信号的频率为 32768Hz,用 74161
组成分频器, 将其分频为频率为 1Hz的脉冲信号 。
1
D
ET
1
D
3
∧
1
R C O
D
1 0
∧
2L D
Q
3
Q
0
1
CP
D
3
D
Q
D D
Q
D
7 4 1 6 1 ( 4 )R C O
Q
D
R C O
L 0
CP
D
1
3 1 0
1
Q
R
Q
D3
D
EP
Q
2
D2 D
D
CP
1
CP
R
0
2
3
∧
R D
7 4 1 6 1 ( 2 )
Q Q
R
Q Q
ET
D
7 4 1 6 1 ( 3 )
212
1
D
0
0
Q
EP
31
ETET
1
Q
2
1
∧D
= 3 2 7 6 8 H z
R C O
DD 0
EP
Q
D
= 1 H zf
1
EP
f
1
1
7 4 1 6 1 ( 1 )
DL
Q
3
2
L
32
1
42
1
22
1 21
152
1
本章小结
（ 1）时序电路的输出不仅和即刻的输入有关，而且还和电路
原来的状态有关。时序电路在结构上通常都包含存储电路和
组合电路两部分，其中存储电路是必不可少的。
（ 2）时序电路按照其存储电路中是否有统一的时钟控制，分
为同步时序电路和异步时序电路两大类型。常用的时序逻辑
电路有寄存器、计数器、存储器。
（ 3）寄存器是具有存储数码或信息功能的逻辑电路。它分为
数码寄存器和移位寄存器两类。数码寄存器常采用并行输
入 — 并行输出的方式存储。移位寄存器的特点是不仅能存放
由数码组成的数据，而且能将数码所在的高位或低位状态进
行移位（左移、右移和双向移位 ） 。
（ 4）计数器是对脉冲的个数进行计数，即具有计数功能的电
路。计数器有二进制和非二进制、异步和同步、加、减、可
逆计数等类别，目前多采用集成组件 。
6.9 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
1K
C1 ∧
1J
1K
C1 ∧
1
CP
0
Q
1
Q
6.2 试分析图示时序逻辑电路, 列出状态表, 画出
状态图和波形图 。
1J
1K
C1
┌
┌
1J
1K
C1
┌
┌
1
Q
0
Q
CP
Z
&
1
=1
FF
01FF
X
6.8 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
∧C1
1K
C1
1J
∧
1K
C1
1J
∧
1K
R R R
1
CP
Q
01
Q
2
Q
FF
0
FF
1
FF
2
R
d
6.12 试分析图示电路, 画出它的状态图, 说明它是
几进制计数器 。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
74160
∧
EP
R
D D
L
1
1
计数脉冲
&
Q
3
Q Q
2 1
Q
0
Q
DR ∧
ET
EP74161
D
R C O
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 1
1
1 1
19.2 寄存器
19.3 计数器
19.1 时序逻辑电路的概述
19.1 时序逻辑电路的概述
组合电路
触发器
电路
X 1
X i
Z
1
Z
j
Q
1
Q
m
D
1
D
m
?
?
?
?
输入
信号 信号
输出
触发器
触发器
输入信号
输出信号
CP
1,时序电路的特点
时序逻辑电路 ————任何一个时刻的输出状态不仅取决于当时的输入信
号, 还与电路的原状态有关 。
时序电路的特点,（ 1） 含有记忆元件 （ 最常用的是触发器 ） 。
（ 2） 具有反馈通道 。
2,时序电路的组成
3,时序电路的分类
时序电路的分类有多种，但主要是按照其存储电路
中各触发器是否由统一时钟控制，分为同步时序电路和
异步时序电路两大类型。
（ 1）同步时序电路
若时序电路中存储电路各触发器状态的更新是在同一时
钟脉冲的特定时刻（如上升沿或下降沿）同步进行的，
这样的时序电路就被称为同步时序电路。
（ 2）异步时序电路
若时序电路中存储电路各触发器的状态更新不受时钟脉
冲的统一控制，而是在不同时刻分别进行的，或者没有
时钟脉冲，这样的时序电路就被称为异步时序电路。
数字电路中的数码寄存器、计数器、存储器等都是时序
电路的基本单元电路。
19.2 寄存器
集成数码寄存器 74LSl75：
19.2.1 数码寄存器
数码寄存器 —— 存储二进制数码的时序电路组件
∧
1D R
C1
Q Q
R1D ∧
C1
Q
R
C1
1D
∧
1
FF
Q
1 1
Q
2
FF
Q
2 2
Q
3
FF
Q
3 3
Q
1
D
D 32
D
1
DR
C1
R
0
1
0
1D
∧
Q
Q
FF
0
D
Q
0
CP
74LS175的功能,
RD是异步清零控制端 。
D0～ D3是并行数据输入端, CP为时钟脉冲端 。
Q0～ Q3是并行数据输出端 。
0
1
1
1
RD
清零
×
↑
1
0
CP
时钟
× × × ×
d0 d1 d2 d3
× × × ×
× × × ×
D0 D1 D2 D3
输 入
0 0 0 0
d0 d1 d2 d3
保 持
保 持
Q0 Q1 Q2 Q3
输 出 工作模式
异步清零
数码寄存
数据保持
数据保持
74LS175的功能表
19.2.2 移位寄存器
移位寄存器 —— 不但可以寄存数码, 而且在移位脉冲作用
下, 寄存器中的数码可根据需要向左或向右移动 1位 。
1,单向移位寄存器
（ 1） 右移寄存器 （ D触发器组成的 4位右移寄存器 ）
右移寄存器的结构特点,左边触发器的输出端接右邻触发器的输入端 。
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0 0 0 0 0
设移位寄存器的初始状态为 0000，串行输入数码 DI=1101，从高
位到低位依次输入。其 状态表如下：
Q
R
C1
1D
∧
1D
C1
∧
R
Q 1D
C1
∧
R
Q 1D Q
∧
R
C1
Q
0
Q
1
Q
2
Q
3
CP
CR
I
D
串行输入 串行输出
D
0 D 1
D
2
0
FF
1
FF
2
FF
3
FF
并 行 输 出
D
3
11 1 0 0 0
1 1 0 012
03 0 1 1 0
14 1 0 1 1
右移寄存器的时序图：
由于右移寄存器移位的方向
为 DI→ Q0→ Q1→ Q2→ Q3，所以
又称 上移寄存器 。
在 4个 CP作用下, 输入的 4位串行
数码 1101全部存入了寄存器中 。 这
种方式称为 串行输入方式 。
61 92 73 5 84
CP
1D 1I 01
2
0
3
Q 1
Q
Q
Q
移位脉冲 输入数码 输 出
CP DI Q0 Q1 Q2 Q3
0
1
2
3
4
1
1
0
1
0 0 0 0
1 0 0 0
1 1 0 0
0 1 1 0
1 0 1 1
（ 2）左移寄存器
2,双向移位寄存器
将右移寄存器和左移寄存器组合起来, 并引入一控制端 S便构成
既可左移又可右移的双向移位寄存器 。
左移寄存器的结构特点,右边触发器的输出端接左邻触发器的输入端。 1D
C1
∧
R
Q
1D
Q
∧
R
C1
Q
1D
∧
1D
∧
C1 C1
R
Q
R
CP
CR
D
0 1D
FF
0
FF
1
FF
2 3
FF
20
并 行 输 出
3
Q Q
1
I
D
串行输入
串行输出
2
D 3D
当 S=1时, D0=DSR,D1=Q0,D2=Q1,D3=Q2,实现右移操作；
其中, DSR为右移串行输入端, DSL为左移串行输入端 。
当 S=0时, D0=Q1,D1=Q2,D2=Q3,D3=DSL,实现左移操作 。
R
FF
∧
1D
C1
3
Q
&
≥1
∧
R
1D
C1
2
FF
Q
&
≥1
∧
R
1D
C1
1
FF
Q
&
≥1
FF
&
∧
C1
R
0
1D
Q
≥1
1
1
1
Q Q
Q
Q
1
30 2
CP
CR
串行输入
SL
D
（左移）
串行输入
D
SR
（右移）
串行输出
D
OR
（右移）
串行输出
D
OL
（左移）
移位控制
S
S= 1,右移
S= 0,左移
并 行 输 出
D触发器组成的双向移位寄存器：
3.集成移位寄存器 74194
74194为四位双向移位寄存器 。
Q0和 Q3分别是左移和右移时的串行输出端, Q0,Q1,Q2和 Q3为
并行输出端 。
DSL 和 DSR分别是左移和右移串行输入 。 D0,D1,D2和 D3是并行输
入端 。
0
Q
1
Q
S
3D2D1D0D
2
Q
3
Q
741 94
41 2 3 5 6 7
1516
D
0
D
1
D
2
G N D
Q
3
Q
2
Q
1
V c c
741 94
8
910111214 13
R
D 3
D
0
SQ
0
S
R
D
CP
∧
SL
SR
0
1
SR SL
S
1CP
D D
D
D
74194的功能表
输 入 输 出
工作模式清零 控 制 串行输入 时钟 并行输入
RD S1 S0 DSL DSR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 × × × × × × × × × 0 0 0 0 异步清零
1 0 0 × × × × × × × Q0n Q1n Q2n Q3n 保 持
1
1
0 1
0 1
× 1
× 0
↑
↑
× × × ×
× × × ×
1 Q0n Q1n Q2n
0 Q0n Q1n Q2n
右 移
1
1
1 0
1 0
1 ×
0 ×
↑
↑
× × × ×
× × × ×
Q1n Q2n Q3n 1
Q1n Q2n Q3n 0
左 移
1 1 1 × × ↑ D0 D1 D2 D3 D0 D1 D2 D3 并行置数
4、移位寄存器构成的移位型计数器
( 1) 环形计数器
环形计数器的特点：
电路简单,N位移位寄存器可以计 N个数，实现模 N计数器。状态为 1
的输出端的序号等于计数脉冲的个数，通常不需要译码电路。
0
Q
1
Q
S
3D2
D1D
0D
2
Q
3
Q
7 4 1 9 4 S
R
D
CP
∧
D
SL
SR
D
0
1
1 1
1
0 0 0
S T A R T
0
Q
3
1000
Q
0100
Q
2
Q
0010
1
0001
(2)扭环形计数器
为了增加有效计数状态, 扩大计数器的模, 可用扭环形计数器 。
一般来说, N位移位寄存器可以组成模 2N的扭环形计数器, 只需将末级
输出反相后, 接到串行输入端 。
Q
D 1
SR
0
1 3
S
Q
∧
Q
S
SL
D
74 194
D
R D D
CP
Q
0
2
D1 D 32
0
1
0
清零
1
Q
1000
0001
2
0000
0 3
0011
1
Q
1100
0111
1110
1111
计数器 —— 用以统计输入脉冲 CP个数的电路 。
19.3 计数器
计数器的分类：
（ 2） 按数字的增减趋势可分为加法计数器, 减
法计数器和可逆计数器 。
（ 1） 按计数进制可分为二进制计数器和非二进
制计数器 。
非二进制计数器中最典型的是十进制计数器 。
（ 3） 按计数器中触发器翻转是否与计数脉冲同
步分为同步计数器和异步计数器 。
19.3.1 二进制计数器
1．二进制异步计数器
（ 1） 二进制异步加法计数器 （ 4位 ）
工作原理,4个 JK触发器都接成 T’触发器。
每当 Q2由 1变 0,FF3向相反的状态翻转一次。
每来一个 CP的下降沿时,FF0向相反的状态翻转一次；
每当 Q0由 1变 0,FF1向相反的状态翻转一次；
每当 Q1由 1变 0,FF2向相反的状态翻转一次；
1J
1K
C1
2
Q
1
Q
CP
FF
3
R
∧
1K
FF
2
1J
C1
R
∧
1K
FF
1
Q
1J
0
C1
R
∧
R
0
FF
∧
1J
C1
1K
Q
3
1
CR
计数脉冲
清零脉冲
Q Q Q Q
用“观察法”作出该电路的时序波形图和状态图。
由时序图可以看出, Q0,Ql,Q2,Q3的周期分别是计数脉冲 (CP)周
期的 2倍, 4倍, 8倍, 16倍, 因而计数器也可作为分频器 。
CP
Q 0
Q 1
Q 2
Q 3
0001 0011 0110
1010
0010
1000
0101
1001
0100
Q
11011111
0
1110
Q
3
1011
Q
1
0000
1100
Q
2
0111
（ 2）二进制异步减法计数器
用 4个上升沿触发的 D触发器组成的 4位异步二进制减法计数器 。
工作原理,D触发器也都接成 T’触发器 。
由于是上升沿触发, 则应将低位触发器的 Q端与相邻高位触发
器的时钟脉冲输入端相连, 即从 Q端取借位信号 。
它也同样具有分频作用 。
C1 CP
FF 3
1D
∧
Q
3
计数脉冲
Q
R
Q
3
1D
Q
Q
2
2FF
∧C1
R
2
Q
1D
Q
Q
1
1FF
∧C1
R
1
Q
1D
Q
Q
0
0FF
∧C1
R
0
Q
清零脉冲CR
二进制异步减法计数器的 时序波形图和状态图。
在异步计数器中, 高位触发器的状态翻转必须在相邻触发器产生进位信号
（ 加计数 ） 或借位信号 （ 减计数 ） 之后才能实现, 所以工作速度较低 。 为
了提高计数速度, 可采用同步计数器 。
CP
Q 0
Q 1
Q 2
Q 3
23 1 0
Q QQ Q
0000 1111 1110 1101 1100 1011
10011010
10000111
011001010100001100100001
2．二进制同步计数器
（ 1） 二进制同步加法计数器
由于该计数器的
翻转规律性较强，只
需用, 观察法, 就可
设计出电路：
因为是, 同步, 方式,
所以将所有触发器的
CP端连在一起, 接计
数脉冲 。
然后分析状态图,
选择适当的 JK信号 。
计数脉冲
序号
电 路 状 态 等效十进
制数Q3 Q2 Q1 Q0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
4位二进制同步加法计数器 74161
R
C1
& &
Q
∧
1J 1K
& &
≥1
3
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
2
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
1
Q
&
Q
&R
C1
∧
1J 1K
& &
≥1
0
Q
0
D
1
&
& & &
&
1
EPET
1
1
D
2
D
3
D
CP
LD RD
R CO
① 异步清零 。
74161具有以下功能：
③ 计数 。
② 同步并行预置数 。
RCO为进位输出端 。
④ 保持 。
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74161的功能表
41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 1
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
Q
CP
Q
0
Q
2
1
Q
3
LD
RD
D
D
0
D
2
1
D
3
EP
ET
R C O
12 13 14 15 0 1 20
清零
异步 同步
置数
加法计数 保持
（ 2） 4位二进制同步可逆计数器 74191
0
1
1
1
LD
预置
×
1
0
0
EN
使能
×
×
0
1
D/ U
加 /减控制
×
×
↑
↑
CP
时钟
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
d3 d2 d1 d0
保 持
计 数
计 数
Q3 Q2 Q1 Q0
输 出 工作模式
异步置数
数据保持
加法计数
减法计数
74191的功能表
LD
3
Q
2
Q D / U
EN
CP
0D1D2D3D
RCO
M A X / M IN
1
Q
0
Q
74 191
∧
41 2 3 5 6 7
1516
V c c
74 191
8
910111214 13
3
D
0
Q
1 GNDD 1 EN D / UQ 3Q2Q
D
2
LDM
A
X
/
M
IN
RCOCP
0
D
19.3.2 十进制计数器
N进制计数器又称模 N计数器 。
当 N=2n时, 就是前面讨论的 n位二进制计数器；
当 N≠2n时, 为非二进制计数器 。 非二进制计数
器中最常用的是十进制计数器 。
集成十进制计数器举例
（ 1） 8421BCD码同步加法计数器 74160
0
1
1
1
1
RD
清零
×
0
1
1
1
LD
预置
× ×
× ×
0 ×
× 0
1 1
EP ET
使能
×
↑
×
×
↑
CP
时钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D3 D2 D1 D0
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
十进制计 数
Q3 Q2 Q1 Q0
输出 工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
74160的功能表
3
Q 2Q
ET
CP
0D1D2D3D
RCO
1
Q 0Q
74 160
∧
EP
R D DL 41 2 3 5 6 7
1516
CP D
0
D
1
D
2 GND
Q
3
Q
2
Q
1
V c c
74 16 0
8
910111214 13
R D
3
D
D
L
EP
ETQ 0RCO
（ 2） 二 —五 —十进制异步加法计数器 74290
二进制计数器的时钟输入端为 CP1,输出端为 Q0；
五进制计数器的时钟输入端为 CP2,输出端为 Q1,Q2,Q3。
74290包含一个独立的 1位二进制计数器和一个独立的五进制计数器 。
如果将 Q0与 CP2相连, CP1作时钟输入端, Q0～ Q3作输出端, 则为
8421BCD码十进制计数器 。 如果将 Q3与 CP0相连, CP2作时钟输入端, 从高
位到低位的输出为 Q0 Q3 Q2 Q1 时, 则构成 5421BCD码十进制计数器 。
R
Q
C1 C1
R
Q
∧C1
1K
CP
R
1K
1J
1J
∧
1J
1J
∧
1K
Q
1K
R
C1
Q
∧
S
S
&
3 Q
0
Q
1
Q Q
2
2
0 (1 )
R 0 (2 )
R 9 (1 )
R 9 (2 )
1CP
R
≥1 ≥1
&
&
74290的功能：
① 异步清零 。
③ 计数 。
② 异步置数 （ 置 9） 。
复位输入 置位输入 时 钟 输 出 工作模式
R0（ 1） R0（ 2） R9（ 1） R9（ 2） CP Q3 Q2 Q1 Q0
1 1
1 1
0 ×
× 0
×
×
0 0 0 0
0 0 0 0
异步清零
0 ×
× 0
1 1
1 1
×
×
1 0 0 1
1 0 0 1
异步置数
0 ×
0 ×
× 0
× 0
0 ×
× 0
0 ×
× 0
↓
↓
↓
↓
计 数
计 数
计 数
计 数
加法计数
41 2 3 5 6 7
891011121314
GND
V c c
7 4 L S 2 9 0
9 (1 ) NC 9 (2 ) NC
0 (1 )0 (2 ) 2 1
Q
3
Q
0
Q
1
Q
2
CPCPR R
R R
集成计数器的应用
（ 1） 同步级联 。
例：用两片 4位二进制加法计数器 74161采用同步级联方式构成的 8位
二进制同步加法计数器, 模为 16× 16=256。
1．计数器的级联
3
Q
2
Q
ET
CP
0D1
D2D
3D
R C O
1
Q
0
Q
74 1 61 (1 )
∧
EP
R
D D
L
D
1
3
D D
3
D
CP
Q Q
0
∧
0
R C O
74 1 61 (2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
1
1
计数脉冲
清零脉冲
013 2
Q Q Q Q
457 6
Q Q Q Q
（ 2） 异步级联
例：用两片 74191采用异步级联方式构成 8位二进制
异步可逆计数器 。
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
R C O
M A X / M I N
1
Q
0
Q
7 4 1 9 1 ( 2 )
∧
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
R C O
M A X / M I N
1
Q
0
Q
7 4 1 9 1 ( 1 )
∧
计数脉冲
D / U
EN
L
013 2
Q Q Q QQ
6
Q
7
Q
4
Q
5
D
（ 3）用计数器的输出端作进位 /借位端
有的集成计数器没有进位 /借位输出端，这时可根据具体情况，
用计数器的输出信号 Q3,Q2,Q1,Q0产生一个进位 /借位。
例：用两片 74290采用异步级联方式组成的二位 8421BCD码十进制
加法计数器。
模为 10× 10=100 3
Q
2
Q
1
Q
0
Q
7 4 2 9 0 (1 )
∧
∧CP 1
CP
2
R 0 ( 2 )R 0 ( 1 ) R 9 ( 1 ) 9 ( 2 )R
Q
0
∧
Q
12
3
7 4 2 9 0 (2 )
∧CP 1
CP
2
0 ( 2 )RR 0 ( 1 ) 9 ( 1 )R R 9 ( 2 )
计数脉冲
置数脉冲
清零脉冲
个位输出十位输出
01
Q
2
3
Q
01
Q
2
3
Q
2．组成任意进制计数器
（ 1） 异步清零法 —— 适用于具有异步清零端的集成计数器 。
例：用集成计数器 74160和与非门组成的 6进制计数器 。
Q
2
EP
D 2
CP
ET
Q
计数脉冲
D
R
1
RCO
0
Q
∧
1
1
D
Q
L
D
74 16 1
23
1
1 0
D 3 D 0
3
23 1 0
Q QQ Q
0000
1000
010000110001 0010
1001 010101100111
&
（ 2）同步清零法
同步清零法适用于具有同步清零端的集成计数器。
例：用集成计数器 74163和与非门组成的 6进制计数器。 Q
DR
∧
ET
EP
74 163
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
&
013 2
Q Q Q Q
3
Q
0010
0
0000
0011
Q
0001
Q
1
Q
0100
2
0101
（ 3）异步预置数法
异步预置数法适用于具有异步预置端的集成计数器。
例：用集成计数器 74191和与非门组成的余 3码 10进制计数器。
LD
3
Q
2
Q
D / U
EN
CP
0D1
D2D3D
RCO
M A X / M IN
1
Q
0
Q
7 4 1 9 1
∧
0
0
计数脉冲
&
Q
3 0
2 1
Q
1100
0
1100
1101
0011 0100
2
Q
1
1011
QQ Q
3
0101 0111
1001
0110
10001010
（ 4）同步预置数法
同步预置数法适用于具有同步预置端的集成计数器。
例：用集成计数器 74160和与非门组成的 7进制计数器。
Q
DR
∧
ET
EP74 16 0
D
RCO
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 0 1 1
1
Q
3 0
2 1
Q
3
Q
0101
0
0011
0111
Q
0100
Q
1
Q
1000
2
1001
0110
例 用 74160组成 48进制计数器 。
先将两芯片采用同步级联方式连接成 100进制计数器,
然后再用异步清零法组成了 48进制计数器 。
解,因为 N＝ 48,而 74160为模 10计数器, 所以要用两片 74160构成,。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
7 4 1 6 0 ( 1 )
∧
EP
R
D D
L
D
1
3 D D
3
D
CP
Q Q
0
∧
0
R C O
7 4 1 6 0 ( 2 )
L
2
1
ET
Q
D
Q
R 2
D
EP
1
计数脉冲
&
1 1
3．组成分频器
前面提到, 模 N计数器进位输出端输出脉冲的频率是输入脉冲
频率的 1/N,因此可用模 N计数器组成 N分频器 。
解,因为 32768=215,经 15级二分频, 就可获得频率为 1Hz的脉冲
信号 。 因此将四片 74161级联, 从高位片 （ 4） 的 Q2输出即可 。
例 某石英晶体振荡器输出脉冲信号的频率为 32768Hz,用 74161
组成分频器, 将其分频为频率为 1Hz的脉冲信号 。
1
D
ET
1
D
3
∧
1
R C O
D
1 0
∧
2L D
Q
3
Q
0
1
CP
D
3
D
Q
D D
Q
D
7 4 1 6 1 ( 4 )R C O
Q
D
R C O
L 0
CP
D
1
3 1 0
1
Q
R
Q
D3
D
EP
Q
2
D2 D
D
CP
1
CP
R
0
2
3
∧
R D
7 4 1 6 1 ( 2 )
Q Q
R
Q Q
ET
D
7 4 1 6 1 ( 3 )
212
1
D
0
0
Q
EP
31
ETET
1
Q
2
1
∧D
= 3 2 7 6 8 H z
R C O
DD 0
EP
Q
D
= 1 H zf
1
EP
f
1
1
7 4 1 6 1 ( 1 )
DL
Q
3
2
L
32
1
42
1
22
1 21
152
1
本章小结
（ 1）时序电路的输出不仅和即刻的输入有关，而且还和电路
原来的状态有关。时序电路在结构上通常都包含存储电路和
组合电路两部分，其中存储电路是必不可少的。
（ 2）时序电路按照其存储电路中是否有统一的时钟控制，分
为同步时序电路和异步时序电路两大类型。常用的时序逻辑
电路有寄存器、计数器、存储器。
（ 3）寄存器是具有存储数码或信息功能的逻辑电路。它分为
数码寄存器和移位寄存器两类。数码寄存器常采用并行输
入 — 并行输出的方式存储。移位寄存器的特点是不仅能存放
由数码组成的数据，而且能将数码所在的高位或低位状态进
行移位（左移、右移和双向移位 ） 。
（ 4）计数器是对脉冲的个数进行计数，即具有计数功能的电
路。计数器有二进制和非二进制、异步和同步、加、减、可
逆计数等类别，目前多采用集成组件 。
6.9 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
1K
C1 ∧
1J
1K
C1 ∧
1
CP
0
Q
1
Q
6.2 试分析图示时序逻辑电路, 列出状态表, 画出
状态图和波形图 。
1J
1K
C1
┌
┌
1J
1K
C1
┌
┌
1
Q
0
Q
CP
Z
&
1
=1
FF
01FF
X
6.8 试分析图示的计数器电路 。 写出它的驱动方程,
状态方程, 列出状态转换真值表和状态图, 说明
是几进制计数器 。
1J
∧C1
1K
C1
1J
∧
1K
C1
1J
∧
1K
R R R
1
CP
Q
01
Q
2
Q
FF
0
FF
1
FF
2
R
d
6.12 试分析图示电路, 画出它的状态图, 说明它是
几进制计数器 。
3
Q
2
Q
ET
CP
0D1D2D3D
R C O
1
Q
0
Q
74160
∧
EP
R
D D
L
1
1
计数脉冲
&
Q
3
Q Q
2 1
Q
0
Q
DR ∧
ET
EP74161
D
R C O
3
3
Q
D
2
1
1
Q
L
0
1
0
Q
D
CP
D D1
计数脉冲
2
0 1
1
1 1
