6.6 序列码发生器一?概述周期性重复出现的一列数码称为 序列码 。
如,11000,11000,··。在序列码的一个周期中所包含有的 0和 1的总数称为 序列长度 。
也称为 循环长度,用 M表示。
应用范围,作为数字系统的测试信号，同步信号及地址码等。在通信?雷达?遥控等领域内部有广泛的应用。而对于能产生序列码的电路称为 序列码发生器 。
二?序列码发生器的设计其结构类型有,计数型 和 反馈移存型两种。
1.计数型序列码发生器
(1) 电路结构特点,产生序列码的序列长度 M等于计数器的模值 M,并可根据需要产生一个或多个序列码 f。
（ 2）设计设计步骤,① 设计模 M的计数器；
② 设计组合电路。
例 6.6.1设计产生序列码 F=11110101的计数型序列码发生器。
解：方法一,1)设计模值 M=8的异步 计数器
2)设计组合电路方法二,设计模值 M=8的同步计数器解,1）设计 M=8的计数器；
2）设计组合电路。（同上）
方法三,采用 MSI,即,74161和 74151 实现电路。
解,1）设计 M=8的计数器；（用 74161设计）
2）设计组合电路。（用 74151设计）
习题 6.40 写出图 P6.40中 74161输出端的状态编码及 74151输出端产生的序列信号。
解,1)求计数器的模长
M=10
2)求 74151的数据端
D0= D1=1 ；
D2= D5= D6= D7=0 ；
D3= Q0 ； D4=Q0 。
3) 列真值表 & 4) 求序列码
F=1111000110
2,反馈移存型序列码发生器
(1)电路结构图
(2)设计序列码发生器的设计可分为两大类,
给定序列码 和 给定序列长度
① 给定序列码例 6.6.2 设计产生序列码 101000,101000，
… 的反馈移存型序列码发生器。
解,1）采用 DFF构成移存型计数器,确定 FF的级数,n=3。
2）列状态转移表
101000,101000
101000,101000
010→100,010→101 出现两次重叠的 010状态。
对电路而言，它并不认识 010什么时候转入 101，
什么时候转入 100，因此，我们必须对这两部分进行处理,处理的方法 就是 采用增加 FF的状态来进行区别。
3）需多增加一个 DFF，取 n=4。
101000,101000
0000→0001 √
1111 →1110 →1100 →1000 √
0011 →0111 →1111 √
1011→ 0110 →1101 →1010 √
1001→0010 √
4） 作逻辑图
② 给定序列长度
1） m序列码发生器设计
(a) 结构解释：
m序列码 = n位移位寄存器 +异或反馈网络其 序列长度 M=2n–1,
只有一个冗余状态 即,全,0”状态,
所以,称为最大线性序列码发生器 。
由于其结构已定型，且反馈函数和连接形式都有一定规律。因此，利用查表的方式就可以设计出 m序列码。
例 6.3.3 设计 M=15的 m序列码 发生器。
解：① 求触发器的级数 n
由 2n-1=15，得 n = 4。
②确定反馈函数 f。
查表 6.6.4可知,f= Q4⊕Q 3
③ 作逻辑电路图
④ 写出序列码 由初态 Q4 Q3 Q2 Q1=1111 和
f= Q4⊕ Q3,可写出由 Q4 端输出的
m序列码为：
Q4=111100010011010
M=15
f=D1= Q4⊕ Q3
⑤ 作状态转移图
⑥ m序列码 发生器的自启动性推广到一般情况：
2) M=2n的 序列码 发生器的设计例 6.6.4 设计 M=16的序列码 发生器。
解 ①触发器的级数 n = 4;
1000→ 0000→0001
D1 =？
② 修改 D1的表达式，把 0000
纳入 M=15的 m序列码 发生器的状态转移图中分析,1000→0001
1000→ 0000
0000→0000
0000→ 0001
D1 = f = Q4⊕Q 3
推广,对于 M=2n,应有,
D1 = f⊕Q n-1Qn-2… Q1
3) M< 2n – 1的 序列码 发生器的设计关键,找起跳状态
D1 = f⊕ 起跳状态 + QnQn-1…Q1
起跳状态的确定,
①作长度为 2n-1的线性序列 Ⅰ ;
② 将 Ⅰ 向左移 2n-1-M位，得线性序列 Ⅱ
③ 将 Ⅰ 和 Ⅱ 进行异或运算，得线性序列 Ⅲ
④ 在 Ⅲ 中找到 1000…0 码组，序列 Ⅰ 中对应位置的 n位码就是 起跳状态 。
例 6.6.5 设计 M=10的序列码发生器。
解,① 确定触发器的级数 n和 M=2n-1的 m序列码发生器的 f。
由 2n-1﹤M≤ 2 n 求得,n = 4
查表得,f = Q4⊕Q 3
② 确定起跳状态
111100010011010
11110001001101011110
110101111000100
序列 Ⅰ
序列 Ⅱ(Ⅰ 左移 5位 )
序列 Ⅲ （ Ⅰ⊕Ⅱ ）
即,0011为起跳状态,
⊕
③ 确定激励函数 D1
④ 作逻辑电路
6.7 顺序脉冲发生器一、概述
1.顺序脉冲概念在时钟脉冲的作用下,能周期性地在各个输出端按时间先后次序出现的 一组高电平 (或低电平 )称为 顺序脉冲 。
2.顺序脉冲发生器概念及分类
(1)概念能产生顺序脉冲的 电路 称为 顺序脉冲发生器 。
又称为 分配器 。
(2)分类 节拍分配器脉冲分配器解释：
节拍分配器,是指输出为 电位信号 的分配器。
电位信号,是指在一个 CP周期中都是高电平（或低电平）的信号。
脉冲分配器,是指输出 脉冲信号 的分配器。
脉冲信号,是指输出信号的脉宽 tw小于一个 CP周期的信号。
3,顺序脉冲发生器的设计
① 输出端较多时,分配器通常采用分配器 = 计数器 + 译码器
② 输出端较少时,通常采用环形计数器。
设计分为两种：
输出端较多输出端较少二?SSI的设计例 6.7.1 试设计四输出节拍分配器。
解,(1)设计 M=4 的计数器采用 JKFF构成 M=4的计数器，计数顺序为：
00→01→10→11→00
(2)设计 2-4 线译码器
①列真值表
(3)画电路图
(a)计数器
(b)译码器图 6.7.3 四输出分配器工作波形
(a) 节拍分配器波形图 6.7.3 四输出分配器工作波形
(b) 脉冲分配器波形
1 2 3 4 5
Y3
CP
Q1
Q2
Y0
Y1
Y2
例：由 M=4环形计数器实现四输出节拍分配器。
图 6.7.4 环形计数器作为节拍分配器
(a) 电路优点,电路简单，且不需要附加译码器。
缺点,所使用的 FF数目较多,且为了使电路能自启动必须采用反馈逻辑。
三?MSI的设计作业,6.37,6.39,6.41,6.42,6.44
如,11000,11000,··。在序列码的一个周期中所包含有的 0和 1的总数称为 序列长度 。
也称为 循环长度,用 M表示。
应用范围,作为数字系统的测试信号，同步信号及地址码等。在通信?雷达?遥控等领域内部有广泛的应用。而对于能产生序列码的电路称为 序列码发生器 。
二?序列码发生器的设计其结构类型有,计数型 和 反馈移存型两种。
1.计数型序列码发生器
(1) 电路结构特点,产生序列码的序列长度 M等于计数器的模值 M,并可根据需要产生一个或多个序列码 f。
（ 2）设计设计步骤,① 设计模 M的计数器；
② 设计组合电路。
例 6.6.1设计产生序列码 F=11110101的计数型序列码发生器。
解：方法一,1)设计模值 M=8的异步 计数器
2)设计组合电路方法二,设计模值 M=8的同步计数器解,1）设计 M=8的计数器；
2）设计组合电路。（同上）
方法三,采用 MSI,即,74161和 74151 实现电路。
解,1）设计 M=8的计数器；（用 74161设计）
2）设计组合电路。（用 74151设计）
习题 6.40 写出图 P6.40中 74161输出端的状态编码及 74151输出端产生的序列信号。
解,1)求计数器的模长
M=10
2)求 74151的数据端
D0= D1=1 ；
D2= D5= D6= D7=0 ；
D3= Q0 ； D4=Q0 。
3) 列真值表 & 4) 求序列码
F=1111000110
2,反馈移存型序列码发生器
(1)电路结构图
(2)设计序列码发生器的设计可分为两大类,
给定序列码 和 给定序列长度
① 给定序列码例 6.6.2 设计产生序列码 101000,101000，
… 的反馈移存型序列码发生器。
解,1）采用 DFF构成移存型计数器,确定 FF的级数,n=3。
2）列状态转移表
101000,101000
101000,101000
010→100,010→101 出现两次重叠的 010状态。
对电路而言，它并不认识 010什么时候转入 101，
什么时候转入 100，因此，我们必须对这两部分进行处理,处理的方法 就是 采用增加 FF的状态来进行区别。
3）需多增加一个 DFF，取 n=4。
101000,101000
0000→0001 √
1111 →1110 →1100 →1000 √
0011 →0111 →1111 √
1011→ 0110 →1101 →1010 √
1001→0010 √
4） 作逻辑图
② 给定序列长度
1） m序列码发生器设计
(a) 结构解释：
m序列码 = n位移位寄存器 +异或反馈网络其 序列长度 M=2n–1,
只有一个冗余状态 即,全,0”状态,
所以,称为最大线性序列码发生器 。
由于其结构已定型，且反馈函数和连接形式都有一定规律。因此，利用查表的方式就可以设计出 m序列码。
例 6.3.3 设计 M=15的 m序列码 发生器。
解：① 求触发器的级数 n
由 2n-1=15，得 n = 4。
②确定反馈函数 f。
查表 6.6.4可知,f= Q4⊕Q 3
③ 作逻辑电路图
④ 写出序列码 由初态 Q4 Q3 Q2 Q1=1111 和
f= Q4⊕ Q3,可写出由 Q4 端输出的
m序列码为：
Q4=111100010011010
M=15
f=D1= Q4⊕ Q3
⑤ 作状态转移图
⑥ m序列码 发生器的自启动性推广到一般情况：
2) M=2n的 序列码 发生器的设计例 6.6.4 设计 M=16的序列码 发生器。
解 ①触发器的级数 n = 4;
1000→ 0000→0001
D1 =？
② 修改 D1的表达式，把 0000
纳入 M=15的 m序列码 发生器的状态转移图中分析,1000→0001
1000→ 0000
0000→0000
0000→ 0001
D1 = f = Q4⊕Q 3
推广,对于 M=2n,应有,
D1 = f⊕Q n-1Qn-2… Q1
3) M< 2n – 1的 序列码 发生器的设计关键,找起跳状态
D1 = f⊕ 起跳状态 + QnQn-1…Q1
起跳状态的确定,
①作长度为 2n-1的线性序列 Ⅰ ;
② 将 Ⅰ 向左移 2n-1-M位，得线性序列 Ⅱ
③ 将 Ⅰ 和 Ⅱ 进行异或运算，得线性序列 Ⅲ
④ 在 Ⅲ 中找到 1000…0 码组，序列 Ⅰ 中对应位置的 n位码就是 起跳状态 。
例 6.6.5 设计 M=10的序列码发生器。
解,① 确定触发器的级数 n和 M=2n-1的 m序列码发生器的 f。
由 2n-1﹤M≤ 2 n 求得,n = 4
查表得,f = Q4⊕Q 3
② 确定起跳状态
111100010011010
11110001001101011110
110101111000100
序列 Ⅰ
序列 Ⅱ(Ⅰ 左移 5位 )
序列 Ⅲ （ Ⅰ⊕Ⅱ ）
即,0011为起跳状态,
⊕
③ 确定激励函数 D1
④ 作逻辑电路
6.7 顺序脉冲发生器一、概述
1.顺序脉冲概念在时钟脉冲的作用下,能周期性地在各个输出端按时间先后次序出现的 一组高电平 (或低电平 )称为 顺序脉冲 。
2.顺序脉冲发生器概念及分类
(1)概念能产生顺序脉冲的 电路 称为 顺序脉冲发生器 。
又称为 分配器 。
(2)分类 节拍分配器脉冲分配器解释：
节拍分配器,是指输出为 电位信号 的分配器。
电位信号,是指在一个 CP周期中都是高电平（或低电平）的信号。
脉冲分配器,是指输出 脉冲信号 的分配器。
脉冲信号,是指输出信号的脉宽 tw小于一个 CP周期的信号。
3,顺序脉冲发生器的设计
① 输出端较多时,分配器通常采用分配器 = 计数器 + 译码器
② 输出端较少时,通常采用环形计数器。
设计分为两种：
输出端较多输出端较少二?SSI的设计例 6.7.1 试设计四输出节拍分配器。
解,(1)设计 M=4 的计数器采用 JKFF构成 M=4的计数器，计数顺序为：
00→01→10→11→00
(2)设计 2-4 线译码器
①列真值表
(3)画电路图
(a)计数器
(b)译码器图 6.7.3 四输出分配器工作波形
(a) 节拍分配器波形图 6.7.3 四输出分配器工作波形
(b) 脉冲分配器波形
1 2 3 4 5
Y3
CP
Q1
Q2
Y0
Y1
Y2
例：由 M=4环形计数器实现四输出节拍分配器。
图 6.7.4 环形计数器作为节拍分配器
(a) 电路优点,电路简单，且不需要附加译码器。
缺点,所使用的 FF数目较多,且为了使电路能自启动必须采用反馈逻辑。
三?MSI的设计作业,6.37,6.39,6.41,6.42,6.44
