第六章 习题课小结,时序电路 =组合电路 + 存储电路
1,工作描述可用以下四组方程来描述,
激励方程?状态方程?输出方程?时钟方程。
2.分类
(1) 按模型分类
mealy型 —Z(tn+1)不仅与 X(tn)有关,还和 Q(tn)有关。
Moore型 —Z(tn+1)只与 Q(tn)有关，而和 X(tn)无关。
（ 3）按时钟分类同步,只有一个 CP信号。
异步：有多个 CP信号。
3.时序电路的分析目的,是为了找出该电路输出和输入之间的逻辑关系,以确定电路的逻辑功能。
（ 1）分析电路中哪些部分是组合电路。
1）找出电路中哪些部分是组合电路。
2）找出电路中哪些部分是存储电路。
3）找出输入 X和输出 Z。
4）确定电路是同步还是异步电路。
（ 2）写出四组方程
（ 3）作状态转移表?状态转移图或波形图。
（ 4）叙述电路的逻辑功能。 （难点）
4.寄存器和移存器
(1)寄存器
——用来存储,0”或,1”的一组二值代码的电路。
介绍的典型芯片 74175：
结构特点,各 FF之间没有连接，各自独立工作。
① CP1=CP2=CP3=CP4=CP（同步存数）
② 有 Q和 Q输出。
要求掌握,功能表 和 管脚图 。
（ 2）移存器
——暂存数码 +移位功能 （具有两种功能）
结构特点,各 FF之间有联系，除第一级外的各
FF的数据输入端均连接相邻 FF的输出端。
两者在功能上的相同之处,都能暂存数据。
不同之处,移存器具有移位功能。
寄存器无移位功能。
强调,移存器中所使用的 FF必须是 无空翻的 FF。
否则，工作时会出现逻辑错误。
移存器的分类：
按移位方向分类单向双向按 IN/OUT方式分类典型芯片介绍了 74194,74195,74165,
其中,▼ 74194为重点掌握的芯片
74194是四位串入?并出 —串出?并出双向移存器。
要求掌握：
① 74194芯片的功能和管脚图。
② 应用：扩展和实现数据转换。
③ 74195的功能和管脚图。
1） J?K和 Q0n? Q0n+1
2) S / L?shift / load — 功能控制端
S / L=0,置数； S / L=1,右移。
④ 74165芯片
1） CLKINHIBIT=1,CLK不起作用。
CLKINHIBIT=0,CLK才起作用。
2） Q0 ~ Q6 是内部输出,Q7才是电路的输出。
5.计数器二进制计数器
SSI
DFF
JKFF
同步异步
MSI 74161
74163
十进制计数器
7490 8421BCD
5421BCD
CP0=CP
CP1=Q0
Q3Q2Q1Q0
CP1=CP
CP0=Q3
Q0Q3Q2Q1
74160
任意进制计数器
SSI采用次态方程来设计,求各
FF的激励函数 (用门和 FF自行设计,方法与书上的不同 )。
MSI
（ M<N）
清零法置数法可靠清零异步：
同步：
置最小数法,LD=QCC，
最小数 =N-M
置,0”法,LD=M-1
置最大数法,LD=M-2
（注意：取全,0”状态）
MSI
（ M>N）
异步级联 ——前级的 QCC输出经过一个反相器，加入后级的 CP2。 N=N1·N2。
同步级联 ——CP1= CP2=CP,I片的
P=T=1,Ⅱ 片的 P=T=QCC（ I）。
实现的方法：
整体预置,0”，或 整体复,0”。
6,移存型计数器 （采用的典型芯片为,74194）
典型电路环型计数器,
特点,原码反馈。
优点,电路结构简单，不需要另加译码器。
缺点,FF的利用率不高，不具有自启动性，
需要人工干预。
扭环计数器：
特点,反码反馈。
优点,FF的利用率提高了一倍。
缺点,不具有自启动性，需要人工干预。
7,序列码发生器计数型 =计数器 +组合电路
SSI:门 +FF实现
MSI:74161+74151
反馈移存型 =移存器 +组合电路给定序列码给定序列长度最长线性序列码,m序列码的设计,M=15
M=2n=16
M< 2n –1
8,时序脉冲发生器
9,时序电路设计计数器 +译码器
SSI,门和 FF构成。
MSI,74161 和 74138构成。
问题的提出 抽象 原始状态图 化简 最简的状态转移图状态分配电路设计 确定 FF
获得电路方程
6.18 试分析图 P6.18电路能实现 M=？的分频。
解,CP1=CP,CP2=Q3（ 1）
分析,M= 7× 8 + 4=60
6.20 试用 74161设计能按 8421BCD译码显示的 0~59计数的 60分频电路。
解：思路：先将两片 74161分别接成 M=10和 M=6
的形式，再让两者级联，实现 M=6?10=60。
6.29 图 6.29是串入、并入 —串出 8位移存器 74165的逻辑符号。试用 74165设计一个并行 —串行转换电路，
它连续不断地将并行输入的 8位数据转换成串行输出，
即当一组数据串行输出完毕时，立即装入一组新的数据。所用器件不限，试设计出完整的电路。
解,S/L=1 右移。
S/L=0 置数。
6.30 电路如图 6.30所示，试写出其编码表及模长并说明理由。
解,M=10，因为反馈状态为 1100，在
8421BCD码中不会出现。所以模长仍为 10。
6.31 现用信号为 f1=100Hz的矩形波，试用两块
7490将该信号变换成 f0=2Hz的方波。
解,M1=5（ 8421BCD） M2=10（ 5421BCD）
6.32 试用一片 7490和一个 JKFF构成 M=12的分频电路。并要求该电路的第一状态为 0001。
解：思路：本题的第一状态为,0001”，没有
,0000”状态，而对于 7490芯片来说它只能清零和置,9”，不能置,0001”状态；一位 JKFF可以构成 M=2的计数器，并可以清,0”和置,1”。
为了获得,0001”的第一状态，必须将 JKFF放在前面,7490芯片放在后面，然后将两者异步级联构成 M=20的计数器，取 13的二进制码
（ 01101） 2为反馈状态。当二进制码为（ 01101）
2时,JKFF被置成,1”,7490被置成,0000”状态。其转移表为：
6.33 在上题中，若要求其输出为 8421BCD译码显示时，即计数状态为 01,02,…,11,12编码。试再用一片 7490和一个 JKFF实现电路。
解：状态转移表为,其中 Q
4用来显示十位,Q3Q2Q1Q0用来显示个位。从状态转移表中可以看出 Q4Q3Q2Q1
位 5421BCD码，因此将
7490接成 5421BCD码的形式。 Q4Q3Q2Q1Q0的反馈状态为 10011。
6.34 试用一片 7490和一片八选一数据选择器
74151实现图 6.14输出波形 Z。
解：
6.35 用 DFF设计移位型序列信号发生器，要求产生的序列信号为
（ 1） 11110000… （ 2） 111100100… 。
解,（ 1）状态转移表为：
D0=Q3 + Q2Q1
检测自启动：
0010→0101→1011→0111√
0110→1101→1010→0101√ 0100→1001→0010√
6.42 用 74194设计序列发生器产生序列信号,
(1) 1110010,…;
(2)101101,… 。
解,1110010,1110010
DSR=Q2Q1+ Q2Q1+ Q1Q0
（ 2） 101101,… DSR=Q0+Q1=Q1Q0
检查自启动,
00→01
6.43 试用 74161,74151及少量与非门实现如下功能,当 S=0时,产生序列 1011010;当 S=1时,产生序列 1110100。
解,S=0,序列为,1 0 1 1 0 1 0
S=1,序列为,1 1 1 0 1 0 0
D0D1D2D3D4D5D6
M=7
6.44 用 74161,74151及若干与非门设计一电路同时输出两个不同的序列信号 Z1=111100010,和
Z2=101110001（不另加控制信号）。
解,Z1=111100010 M=9
Z2=101110001 M=9
111100010,111100010
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
6.2 试作出 101序列检测器得状态图，该同步电路由一根输入线 X，一根输出线 Z，对应与输入序列的 101的最后一个,1”，输出 Z=1。
其余情况下输出为,0”。 101序列可以重叠，
例如,X,010101101
Z,000101001。
101序列不可以重叠，如：
X,0101011010
Z,0001000010
解,1） S0：起始状态，
S1：收到序列起始位,1”。
S2：收到序列前 2位,10”。
S0
X/Z
0/0
1/0 S
1
1/0
S2
0/00/0 1/1
（ 1）可重叠
（ 2）不可重叠
X/Z
S0 S1
S2
0/0
1/0 1/0
0/01/10/0
11
0
1
1
0
C
D
A
B
XX
Z (t )
0DD
0BC
0CB
0AA
00
N (t )
S (t )
6.3 对下列原始状态表进行化简：
解,1）列隐含表：
×
× AD
BC × ×
2）再比较所有的等价类为,(A,D),(B,C)。
a b
3）列最小化状态表为：
(b) 解,1）画隐含表：
2）再比较,AC,BD,EG,HF,之间互为等价隐含条件，所以分别等价。
(A,C),(B,D),(E,G),(H,F)
a b e f
3)列最小化状态表：
例一,试用 JKFF和必要器件设计能产生输出序列为
1110010,1110010,·····的移存型序列信号发生器。
解,1110010,1110010,··
000→001 √ 具有自启动性电路图例二,用可靠的异步复零法在图中加上适当连线和必要器件构成模值为 36的加法计数器。
注：图中与非门的输入端视需要而定。
解：
电路图例三,试分析下图电路,完成要求 1和要求 2。
1,74194的状态转移表右移注意别上当
A2 A1 A0
Q0 Q1 Q2 Q3 DSR F
0 0 0 0 1 D0=0
1 0 0 0 1 D4=1
1 1 0 0 1 D6=0
1 1 1 0 1 D7=1
1 1 1 1 0 D7=1
0 1 1 1 0 D3=0
0 0 1 1 0 D1=1
0 0 0 1 0 D0=0
例四,用一片 74194和若干与非门设计一个产生序列码为 110100,··· 且能自启动的序列信号发生器。要求：导出 DSL的表达式并画出电路。
解,110100,110100
2,F端输出的序列信号为,
F= 01011010
Q1 Q2 Q3 DSL
1 1 0 1
1 0 1 0
0 1 0 0
1 0 0 1
0 0 1 1
0 1 1 0
检查自启动,000 → 001 √,111 → 110 √
电路具有自启动性电路图五?分析下图的模长及自启动性。要求列出状态转移真值表，并写出 Q3的输出序列。
解：
1）写出激励函数
D3= Q2；
D2= Q1；
D1= Q0；
D0= Q3⊕ Q2。
LD=Q0+ Q1+ Q2+ Q3
2）列出状态转移表
Q3 Q2 Q1 Q0
0 0 0 1
0 0 1 0
0 1 0 0
1 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
1 0 1 0
0 1 0 1
1 0 1 1
0 1 1 1
1 1 1 1
1 1 1 0
1 1 0 0
1 0 0 0
LD=Q0+ Q1+ Q2+ Q3
当 Q3Q2Q1Q0= 0000时,即,
LD=1,计数
0000→0001 √
D0= Q3⊕ Q2
偏离状态,0000→0001 √
电路具有自启动
3)求出 Q3序列为,000100110101111
例六,分析下图模长及自启动性,并列出状态转移真值表。
状态转移真值表
Q0 Q1 Q2 Q3
0 1 0 0
1 0 1 0
0 1 0 1
0 0 1 0
1 0 0 1
1 1 0 0
0 1 1 0
1 0 1 1
1 1 0 1
1 1 1 0
M = 10
偏离状态分析：
0000→1000 →0100 √
1111→0100 √(置 数 ）
0001→0000→1000→0100 √
0111→0011→0001→0000 √
具有自启动性例七：试用 74194及 74151设计产生序列
11100010011010,··要求电路具有自启动性。
解,11100010011010,111000 ···
降去 Q3,
↓
注意,要使电路具有自启动性，
0000一定要取,1”，
才能使 0000→0001。
1111一定要取,0”，
才能使 1111→1110。
例八：电路如下图所示。（ 1）该电路的模长
M= ＿＿ ； （ 2）该电路 ＿＿ （有?无）自启动性；
（ 3）如门 G的输出断开，则电路的状态
Q3(II)Q2(II)Q1(II)Q0(II)Q3(I)Q2(I)Q1(I)Q0(I)为：
＿＿＿＿＿＿＿＿＿＿＿ 。
解：本电路是按置最大数计算,LD=M–2，则
(10001000)2=(136)10,M=136+2=138
例九,分析下图电路,写出状态转移表 (设初态
Q3 Q2 Q1 Q0=0111)。
解,74161：
D0=Q1⊕ Q2,D1= Q0,D2= Q1
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2 F2= Y
列状态转移表
Q2 Q1 Q0 F1 F2
1 1 1 1 1（ D7）
1 1 0 1 1（ D6）
1 0 0 1 1（ D4）
0 0 1 0 0（ D1）
0 1 0 0 0（ D2）
1 0 1 1 0（ D5）
0 1 1 0 0（ D3）
1 1 1 1 1（ D7）
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2
F2= Y
74161：
D0=Q1⊕ Q2,
D1= Q0,D2= Q1
例十：原始状态转移表如下表所示，完成以下项目。
1,作该表的状态化简隐含表 ;
2,在状态 A? B? C? D? E中共有 ＿ 个等价对,
它们分别是 ＿＿＿＿＿＿＿＿ ;
3,在状态 A? B? C? D? E中共有 ＿ 个最大等价类,它们分别是 ＿＿＿＿＿＿＿＿ 。
解：
1,工作描述可用以下四组方程来描述,
激励方程?状态方程?输出方程?时钟方程。
2.分类
(1) 按模型分类
mealy型 —Z(tn+1)不仅与 X(tn)有关,还和 Q(tn)有关。
Moore型 —Z(tn+1)只与 Q(tn)有关，而和 X(tn)无关。
（ 3）按时钟分类同步,只有一个 CP信号。
异步：有多个 CP信号。
3.时序电路的分析目的,是为了找出该电路输出和输入之间的逻辑关系,以确定电路的逻辑功能。
（ 1）分析电路中哪些部分是组合电路。
1）找出电路中哪些部分是组合电路。
2）找出电路中哪些部分是存储电路。
3）找出输入 X和输出 Z。
4）确定电路是同步还是异步电路。
（ 2）写出四组方程
（ 3）作状态转移表?状态转移图或波形图。
（ 4）叙述电路的逻辑功能。 （难点）
4.寄存器和移存器
(1)寄存器
——用来存储,0”或,1”的一组二值代码的电路。
介绍的典型芯片 74175：
结构特点,各 FF之间没有连接，各自独立工作。
① CP1=CP2=CP3=CP4=CP（同步存数）
② 有 Q和 Q输出。
要求掌握,功能表 和 管脚图 。
（ 2）移存器
——暂存数码 +移位功能 （具有两种功能）
结构特点,各 FF之间有联系，除第一级外的各
FF的数据输入端均连接相邻 FF的输出端。
两者在功能上的相同之处,都能暂存数据。
不同之处,移存器具有移位功能。
寄存器无移位功能。
强调,移存器中所使用的 FF必须是 无空翻的 FF。
否则，工作时会出现逻辑错误。
移存器的分类：
按移位方向分类单向双向按 IN/OUT方式分类典型芯片介绍了 74194,74195,74165,
其中,▼ 74194为重点掌握的芯片
74194是四位串入?并出 —串出?并出双向移存器。
要求掌握：
① 74194芯片的功能和管脚图。
② 应用：扩展和实现数据转换。
③ 74195的功能和管脚图。
1） J?K和 Q0n? Q0n+1
2) S / L?shift / load — 功能控制端
S / L=0,置数； S / L=1,右移。
④ 74165芯片
1） CLKINHIBIT=1,CLK不起作用。
CLKINHIBIT=0,CLK才起作用。
2） Q0 ~ Q6 是内部输出,Q7才是电路的输出。
5.计数器二进制计数器
SSI
DFF
JKFF
同步异步
MSI 74161
74163
十进制计数器
7490 8421BCD
5421BCD
CP0=CP
CP1=Q0
Q3Q2Q1Q0
CP1=CP
CP0=Q3
Q0Q3Q2Q1
74160
任意进制计数器
SSI采用次态方程来设计,求各
FF的激励函数 (用门和 FF自行设计,方法与书上的不同 )。
MSI
（ M<N）
清零法置数法可靠清零异步：
同步：
置最小数法,LD=QCC，
最小数 =N-M
置,0”法,LD=M-1
置最大数法,LD=M-2
（注意：取全,0”状态）
MSI
（ M>N）
异步级联 ——前级的 QCC输出经过一个反相器，加入后级的 CP2。 N=N1·N2。
同步级联 ——CP1= CP2=CP,I片的
P=T=1,Ⅱ 片的 P=T=QCC（ I）。
实现的方法：
整体预置,0”，或 整体复,0”。
6,移存型计数器 （采用的典型芯片为,74194）
典型电路环型计数器,
特点,原码反馈。
优点,电路结构简单，不需要另加译码器。
缺点,FF的利用率不高，不具有自启动性，
需要人工干预。
扭环计数器：
特点,反码反馈。
优点,FF的利用率提高了一倍。
缺点,不具有自启动性，需要人工干预。
7,序列码发生器计数型 =计数器 +组合电路
SSI:门 +FF实现
MSI:74161+74151
反馈移存型 =移存器 +组合电路给定序列码给定序列长度最长线性序列码,m序列码的设计,M=15
M=2n=16
M< 2n –1
8,时序脉冲发生器
9,时序电路设计计数器 +译码器
SSI,门和 FF构成。
MSI,74161 和 74138构成。
问题的提出 抽象 原始状态图 化简 最简的状态转移图状态分配电路设计 确定 FF
获得电路方程
6.18 试分析图 P6.18电路能实现 M=？的分频。
解,CP1=CP,CP2=Q3（ 1）
分析,M= 7× 8 + 4=60
6.20 试用 74161设计能按 8421BCD译码显示的 0~59计数的 60分频电路。
解：思路：先将两片 74161分别接成 M=10和 M=6
的形式，再让两者级联，实现 M=6?10=60。
6.29 图 6.29是串入、并入 —串出 8位移存器 74165的逻辑符号。试用 74165设计一个并行 —串行转换电路，
它连续不断地将并行输入的 8位数据转换成串行输出，
即当一组数据串行输出完毕时，立即装入一组新的数据。所用器件不限，试设计出完整的电路。
解,S/L=1 右移。
S/L=0 置数。
6.30 电路如图 6.30所示，试写出其编码表及模长并说明理由。
解,M=10，因为反馈状态为 1100，在
8421BCD码中不会出现。所以模长仍为 10。
6.31 现用信号为 f1=100Hz的矩形波，试用两块
7490将该信号变换成 f0=2Hz的方波。
解,M1=5（ 8421BCD） M2=10（ 5421BCD）
6.32 试用一片 7490和一个 JKFF构成 M=12的分频电路。并要求该电路的第一状态为 0001。
解：思路：本题的第一状态为,0001”，没有
,0000”状态，而对于 7490芯片来说它只能清零和置,9”，不能置,0001”状态；一位 JKFF可以构成 M=2的计数器，并可以清,0”和置,1”。
为了获得,0001”的第一状态，必须将 JKFF放在前面,7490芯片放在后面，然后将两者异步级联构成 M=20的计数器，取 13的二进制码
（ 01101） 2为反馈状态。当二进制码为（ 01101）
2时,JKFF被置成,1”,7490被置成,0000”状态。其转移表为：
6.33 在上题中，若要求其输出为 8421BCD译码显示时，即计数状态为 01,02,…,11,12编码。试再用一片 7490和一个 JKFF实现电路。
解：状态转移表为,其中 Q
4用来显示十位,Q3Q2Q1Q0用来显示个位。从状态转移表中可以看出 Q4Q3Q2Q1
位 5421BCD码，因此将
7490接成 5421BCD码的形式。 Q4Q3Q2Q1Q0的反馈状态为 10011。
6.34 试用一片 7490和一片八选一数据选择器
74151实现图 6.14输出波形 Z。
解：
6.35 用 DFF设计移位型序列信号发生器，要求产生的序列信号为
（ 1） 11110000… （ 2） 111100100… 。
解,（ 1）状态转移表为：
D0=Q3 + Q2Q1
检测自启动：
0010→0101→1011→0111√
0110→1101→1010→0101√ 0100→1001→0010√
6.42 用 74194设计序列发生器产生序列信号,
(1) 1110010,…;
(2)101101,… 。
解,1110010,1110010
DSR=Q2Q1+ Q2Q1+ Q1Q0
（ 2） 101101,… DSR=Q0+Q1=Q1Q0
检查自启动,
00→01
6.43 试用 74161,74151及少量与非门实现如下功能,当 S=0时,产生序列 1011010;当 S=1时,产生序列 1110100。
解,S=0,序列为,1 0 1 1 0 1 0
S=1,序列为,1 1 1 0 1 0 0
D0D1D2D3D4D5D6
M=7
6.44 用 74161,74151及若干与非门设计一电路同时输出两个不同的序列信号 Z1=111100010,和
Z2=101110001（不另加控制信号）。
解,Z1=111100010 M=9
Z2=101110001 M=9
111100010,111100010
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
6.2 试作出 101序列检测器得状态图，该同步电路由一根输入线 X，一根输出线 Z，对应与输入序列的 101的最后一个,1”，输出 Z=1。
其余情况下输出为,0”。 101序列可以重叠，
例如,X,010101101
Z,000101001。
101序列不可以重叠，如：
X,0101011010
Z,0001000010
解,1） S0：起始状态，
S1：收到序列起始位,1”。
S2：收到序列前 2位,10”。
S0
X/Z
0/0
1/0 S
1
1/0
S2
0/00/0 1/1
（ 1）可重叠
（ 2）不可重叠
X/Z
S0 S1
S2
0/0
1/0 1/0
0/01/10/0
11
0
1
1
0
C
D
A
B
XX
Z (t )
0DD
0BC
0CB
0AA
00
N (t )
S (t )
6.3 对下列原始状态表进行化简：
解,1）列隐含表：
×
× AD
BC × ×
2）再比较所有的等价类为,(A,D),(B,C)。
a b
3）列最小化状态表为：
(b) 解,1）画隐含表：
2）再比较,AC,BD,EG,HF,之间互为等价隐含条件，所以分别等价。
(A,C),(B,D),(E,G),(H,F)
a b e f
3)列最小化状态表：
例一,试用 JKFF和必要器件设计能产生输出序列为
1110010,1110010,·····的移存型序列信号发生器。
解,1110010,1110010,··
000→001 √ 具有自启动性电路图例二,用可靠的异步复零法在图中加上适当连线和必要器件构成模值为 36的加法计数器。
注：图中与非门的输入端视需要而定。
解：
电路图例三,试分析下图电路,完成要求 1和要求 2。
1,74194的状态转移表右移注意别上当
A2 A1 A0
Q0 Q1 Q2 Q3 DSR F
0 0 0 0 1 D0=0
1 0 0 0 1 D4=1
1 1 0 0 1 D6=0
1 1 1 0 1 D7=1
1 1 1 1 0 D7=1
0 1 1 1 0 D3=0
0 0 1 1 0 D1=1
0 0 0 1 0 D0=0
例四,用一片 74194和若干与非门设计一个产生序列码为 110100,··· 且能自启动的序列信号发生器。要求：导出 DSL的表达式并画出电路。
解,110100,110100
2,F端输出的序列信号为,
F= 01011010
Q1 Q2 Q3 DSL
1 1 0 1
1 0 1 0
0 1 0 0
1 0 0 1
0 0 1 1
0 1 1 0
检查自启动,000 → 001 √,111 → 110 √
电路具有自启动性电路图五?分析下图的模长及自启动性。要求列出状态转移真值表，并写出 Q3的输出序列。
解：
1）写出激励函数
D3= Q2；
D2= Q1；
D1= Q0；
D0= Q3⊕ Q2。
LD=Q0+ Q1+ Q2+ Q3
2）列出状态转移表
Q3 Q2 Q1 Q0
0 0 0 1
0 0 1 0
0 1 0 0
1 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
1 0 1 0
0 1 0 1
1 0 1 1
0 1 1 1
1 1 1 1
1 1 1 0
1 1 0 0
1 0 0 0
LD=Q0+ Q1+ Q2+ Q3
当 Q3Q2Q1Q0= 0000时,即,
LD=1,计数
0000→0001 √
D0= Q3⊕ Q2
偏离状态,0000→0001 √
电路具有自启动
3)求出 Q3序列为,000100110101111
例六,分析下图模长及自启动性,并列出状态转移真值表。
状态转移真值表
Q0 Q1 Q2 Q3
0 1 0 0
1 0 1 0
0 1 0 1
0 0 1 0
1 0 0 1
1 1 0 0
0 1 1 0
1 0 1 1
1 1 0 1
1 1 1 0
M = 10
偏离状态分析：
0000→1000 →0100 √
1111→0100 √(置 数 ）
0001→0000→1000→0100 √
0111→0011→0001→0000 √
具有自启动性例七：试用 74194及 74151设计产生序列
11100010011010,··要求电路具有自启动性。
解,11100010011010,111000 ···
降去 Q3,
↓
注意,要使电路具有自启动性，
0000一定要取,1”，
才能使 0000→0001。
1111一定要取,0”，
才能使 1111→1110。
例八：电路如下图所示。（ 1）该电路的模长
M= ＿＿ ； （ 2）该电路 ＿＿ （有?无）自启动性；
（ 3）如门 G的输出断开，则电路的状态
Q3(II)Q2(II)Q1(II)Q0(II)Q3(I)Q2(I)Q1(I)Q0(I)为：
＿＿＿＿＿＿＿＿＿＿＿ 。
解：本电路是按置最大数计算,LD=M–2，则
(10001000)2=(136)10,M=136+2=138
例九,分析下图电路,写出状态转移表 (设初态
Q3 Q2 Q1 Q0=0111)。
解,74161：
D0=Q1⊕ Q2,D1= Q0,D2= Q1
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2 F2= Y
列状态转移表
Q2 Q1 Q0 F1 F2
1 1 1 1 1（ D7）
1 1 0 1 1（ D6）
1 0 0 1 1（ D4）
0 0 1 0 0（ D1）
0 1 0 0 0（ D2）
1 0 1 1 0（ D5）
0 1 1 0 0（ D3）
1 1 1 1 1（ D7）
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2
F2= Y
74161：
D0=Q1⊕ Q2,
D1= Q0,D2= Q1
例十：原始状态转移表如下表所示，完成以下项目。
1,作该表的状态化简隐含表 ;
2,在状态 A? B? C? D? E中共有 ＿ 个等价对,
它们分别是 ＿＿＿＿＿＿＿＿ ;
3,在状态 A? B? C? D? E中共有 ＿ 个最大等价类,它们分别是 ＿＿＿＿＿＿＿＿ 。
解：
