期末总复习第一章 数制与码制一、数制二?数制转换
1?二?八?十六 进制 → 十进制将二?八?十六 进制数转换成十进制数，
只要把原数写成按权展开再相加即可。
2?十 进制 → 二? 八? 十六进制
(1)?整数的转换十 进制 → 二? 八? 十六进制数只需将 整数部分 和 小数部分 分别转换成二? 八? 十六进制数,再将转换结果连接在一起即可。
整数,小数方法,除基数取余法
←,→
（ 2）小数的转换方法,乘基数取整法。
(60.625)10=(？ )2
（ 1）整数的转换 （ 2）小数的转换
∴ (60.625) 10=(111100.101)2
3?转换误差（本章的难点）
此时,? < 2-i<0.1%,? < 2-i< 1/1000
取 i≥ 10,∵ 2 -10 = 1/210 =1/1024 <
1/1000∴ i 的取值为,i ≥ 10 ( 取 10 位 )
解：设二进制数小数点后有 n位小数，
解得 n ≥ 10 。
所以 (0.39)10 = (0.0110001111)2 。
例 1,(0.39)10 = (? )2,要求精度达到
0.1％。
4? 二 → 八转换方法,二进制数由小数点开始分别向左和向右每三位分成一组，每组便是一位八进制数，这样的表示法叫二 — 八进制。（ ∵ 八进制数对应三位二进制数，
即,000 - 111。） ←,→
例 1,（ 111 100,101 )2 =
例 2,( 010 011 101,010 )2 =
(74.5)8
( 235,2 )8
5? 二 进制 → 十六进制例,(0011 1100,1010 )2 =
转换方法,二进制数由小数点开始分别向左和向右每 4
位分成一组,每组便是一个十六进制数,这样的表示法叫做二 — 十六进制。
(3C.A )16
6? 八进制 → 二进制转换方法,先将八进制 → 二 — 八进制,
再把二 — 八进制 → 二进制。
例,（ 345.1)8=(? )2
1) 二 — 八进制,(011 100 101.001);
2) 二进制,(11100101.001)2
7?十六 进制 → 二进制转换方法,先将十六进制 → 二 — 十六进制,
再把二 — 十六进制 → 二进制。
8?非十进制之间的互换例,（ AF.26)16 =(? )2
1) 二 — 十六进制,(1010 1111,0010 0110)
2) 二 进制,(10101111.0010011)2
不同数制转换时,可采用的 转换方法,
1)先转换成十进制数 ;
2)然后再将十进制数转换成新数制的数。
例,（ 4321） 5=（？ ） 2
解,1）先求出（ 4321） 5= （？） 10
（ 4321） 5=4× 53+ 3× 52+ 2× 51+ 1× 50
= （ 586） 10
2）（ 586） 10=（？） 2
∴ （ 4321） 5 =（ 586） 10
=（ 1001001010） 2
二,码制（编码的制式）
1?二进制码
2、二 —十进制（ BCD）码
(1)有权码：有固定位权
8421BCD,5421BCD,2421BCD,631-1BCD
(2)无权码：无固定位权余 3BCD,余 3循环 BCD、格雷 BCD、
8421奇校 BCD
3,多位十进制数的表示代码间应有间隔例,( 380 )10 = (? )8421BCD
解,( 380 )10 = ( 0011 1000 0000 )8421BCD
4,数制与 BCD码间的转换例 1,( 0110 0010 0000 )8421BCD = ( 620 )10
例 2,( 0001 0010 )8421BCD = (? )2
解,( 0001 0010 )8421BCD = ( 12 )10 = ( 1100 )2
看第一章补充习题和习题 1.4,1.7,1.8,1.9
第二章 逻辑代数基础一、逻辑代数的公式
1?基本公式 (9个基本公式 )
2?异或?同或逻辑公式
（ 1）?基本公式
3?多个变量的异或和同或之间的关系
(1)偶数 个变量的异或和同或互补
(2)奇数 个变量的异或和同或相等
(3)当多个,0‖?―1‖相异或时,起作用的是,1‖的个数。
2）偶数个,1‖异或得,0‖。例,1⊕ 0⊕ 0⊕ 1⊕ 1⊕ 1=0
1）奇数个,1‖异或得,1‖。例,1⊕ 0⊕ 0⊕ 1⊕ 0⊕ 1=1
(4)当多个,0”?“1”同或时,起作用的是,0”的个数。
1）奇数个,0‖同或得,0‖。例,1⊙ 0⊙ 0⊙ 0=0
2）偶数个,0‖同或得,1‖。例,0⊙ 0⊙ 1⊙ 1=1
二?常用公式
1?合并相邻公式
2?消项公式
3?消去互补因子公式
4?多余项公式三、逻辑代数的基本规则
1?代入规则
2?反演规则反演规则：
3?对偶规则对偶规则,
例一：
强调：
1）它们之间的运算关系的优先级不变。
2）原变量 →反变量，反变量 →原变量，都是对单个变量而言，对于大的非号，在反演中是不变的。
例二：
例二：
强调：
1）运用对偶规则时，要注意符号的先后顺序。
2）掌握好括号的使用，所有的非号均不变动 。
除此之外，对偶函数 F’还具有以下关系：
1）（ F’）’ =F
2）若 F=G，则 F’=G’；若 F’=G’，则 F=G。
指出,利用对偶规则，基本定律可只记一半，常用公式被扩展一倍。如,P18 表 2.3所示四、逻辑函数的表达式
（一）?常用表达式 (五种形式 )
五?逻辑函数的标准表达式
1?最小项?最小项表达式
（ 1） 最小项的概念及其表示最小项的特点：
① 首先是一个乘积项，用符号 mi表示。
② 它包含了所有的变量，而且变量以 原变量 或反变量 的形式 只出现一次 。
③ 最小项有 2n个乘积项。
(2)最小项表达式（标准与或式）
最小项,
用 mi符号表示。其中,m表示最小项,i
表示最小项的编号原变量,1‖
反变量,0‖
3,最小项的性质
(1) 最小项的主要性质
① 对任何一个最小项，只有一组变量的取值组合，使它的值为 1。
② 全部最小项之和恒等于 1。
即,?
12
0
1
n
i
im
③ 任意两个最小项的乘积恒等于 0 。
即,),12)(0(0 jijimm nji 且
④ 任一最小项与另一最小项非之积恒等于该最小项 。 ),12)(0( jijimmm niji 且以外的所有正整数）中除了为（ jk n )12(~0?
),4,2,1(),,( mCBAF例：
证明：
即上述关系式成立。
例 1：若 )6,4,3(),,( mCBAF
= A B C + A B C + A B C
则 F′(A,B,C) = A B C + A B C + A B C
)1,3,4(m
例 2：若 )6,4,3(),,( mCBAF
则 )?(mF
解：,)7,5,2,1,0( mF )7,6,5,2,0(mF
六、逻辑函数的化简（ 重点 ）
化简的方式有两种：
代数法化简卡诺图法化简
1?代数法化简化简的原则：
代数法化简是利用前面介绍的 9个基本公式和三个规则进行化简。
① 乘积项最少；
② 乘积项中的变量最少。
（ 1）?化简,与 —或” 式的主要方法
1）相邻项合并法
2）消项法
3）消去互补因子法
4）拆项法
5）添项法把乘积项拆为两项,
再进行化简。
化 简方法：
① 利用“或与”形式的公式进行化简。
② 采用二次对偶法进行化简。
―或与”式用公式法进行化简比较繁琐,建议 采用 二次对偶 比较简单。
（ 2）?或与式的化简
2?卡诺图化简法 （ 重点 ）
（一）?函数的卡诺图表示法 (或卡诺图填图规律 )
(1)填写卡诺图的方法 （有两种方法）
① 展开成标准表达式。
② 用观察法移植。（ 重点介绍 ）
(2)卡诺图的运算
① 两卡诺图相加
(二 )、卡诺图化简化简应按相邻 2i个 1格，合并为一项，并消去 i个变量。也就是说在化简时，应以 1格?2格?4格?8格?16
格进行圈化。
注意,不可以用 3格?5格?6格?7格?9格等不满足 2i个格进行圈化。
（ 1）化简原则和步骤
1）化简原则
① 排斥原则
② 闭合原则卡诺图中所有的,1‖格都要圈光。
③ 最小原则圈数要最少，圈子要最大。
2）化简步骤（ 重要 ）
① 填图。
② 先圈孤立的,1‖格。
④ 将剩下的,1‖格用尽可能大的圈圈起来，直到圈完所有的,1‖格为止。
⑤ 写出表达式
③ 找出只有一种圈法，一种合并方向的,1‖格，
进行合并。
七?非完全描述逻辑函数的化简
1?无关项的确定例如：有三个逻辑变量 A?B?C，它们分别表示一台电动机 正转?反转 和 停止 的命令。
A=1 →正转 B=1 →反转 C=1 →停止由于电动机任何时候只能执行其中的一个命令。
所以,A,B,C只可取值为,001,010,100
A,B,C 不可取值为,000,011,101,110,111。
2?无关项在化简中的应用
（ 1）书写形式和填图方式例一,F(A,B,C,D)=∑m(2,3,5,7,8)
∑m(10,11,12,13,14,15)=0
例一,F(A,B,C,D)=∑m(2,3,5,7,8)
∑m(10,11,12,13,14,15)=0
看习题,2.4,2.10,2.12
第四章 组合逻辑电路
4.1 SSI组合逻辑电路的分析和设计一?SSI组合电路的分析
1?分析步骤
（ 1）根据给定的逻辑电路图，写出表达式。
（ 2）列出真值表。
（ 3）由真值表抽象分析它的功能。 （难点）
二? SSI组合逻辑电路的设计
1?限制条件
（ 1）器件
（ 2）双轨输入 （单轨不介绍）
2?设计步骤
（ 1）根据给定的逻辑功能，确定输入与输出信号之间的逻辑关系。
（ 2）列出真值表
（ 3）写出最简表达式
（ 4）根据所提供的器件，进行转换再用双轨输入，画出电路图。
具体设计过程看课件举例。
4.2 MSI组合逻辑电路主要介绍的内容有：
编码器译码器数据选择器比较器加法器一?编码器
1?二进制编码器 （ P73）
2?优先编码器（典型芯片 74148）
二?译码器
1?2/4译码器
2? 3/8线译码器 （典型芯片 74138）
3?应用
（ 1）功能扩展
① 用两个 2/4译码器扩展为 3/8译码器。
② 用五个 2/4译码器扩展为 4/16译码器
③ 用两个 3/8译码器扩展为 4/16译码器
1） A3= 0 时,I片 工作,II片 禁止 。
2） A3= 1 时,I片 禁止,II片 工作 。
（ 2）?实现逻辑函数三?数据选择器
1?四选一数据选择器
（ 1）功能表典型芯片,74153为双四选一 MUX。
注意：两个四选公共用地址线（ A1?A0） 。
2?八选一数据选择器
（ 1）真值表
3?应用
（ 1）功能扩展利用端口少的器件的使能端扩展成一个端口多的 MUX。
① 用四选一实现八选一
② 用 5片四选一实现十六选一 （树状型）
电路图：
（ 2）实现逻辑函数几何法 （降维图）：
例一：用一片 74153实现一位全加器。
例二：分别用一片 74151和 1/2 74153实现函数解,（ 1） 降一维用 74151实现
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B
C
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C
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D
D
D
D
0
1
3
4
1
2
D
7 41 51
D
A
A
A
2
0
E N
Y
5
6
7
D
D
V CC
A
B
C
F
1D
（ 2）降二维用 1/2 74153实现。
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Y
A
A
D
EN
D
D
0
1
2
3
0
1D
7 41 53
1
2
_
A
B
1
1
1
C
D
F
=D+C
四?比较器
1?四位二进制比较器 （典型芯片 74LS85）
1) 单片 （连接）
2)多片连接 （扩展比较位数）
a）串联比较方式图 4.2.30 两片 7485比较两个八位二进制数
b）并联比较方式图 4.2.31 并联方式比较两个十六位二进制数五?加法器 （重点）
1?四位串行进位加法器图 4.2.33 串行进位四位全加器
A0~A3：被加数,B0~B3,加数。
CI：低位向高位的进位,CO：进位输出。
2?四位超前进位全加器每一位 Si?Ci只与两个加数和 CI有关，不需要逐级计算 C0? C1? C2，工作速度大为提高。
3?应用例 4.2.2 设计 8421BCD码 A3A2A1A0?a3a2 a1a0,而
a3a2 a1a0是小数部分,A3A2A1A0是整数部分，试设计一个电路将该数四舍五入。
1?设计思路
（ 1）当 a3a2 a1a0>4时,A3A2A1A0+1。
要实现这个功能，可将设计分解为两步：
1）进行比较；
2）加 1。
（ 2）因为 74283进行的是二进制数求和，而并非
8421BCD求和。这样电路就存在一个调整问题 （即：
十进制调整） 。
即：二进制数,0000 ~ 1111；
8421BCD,0000 ~ 1001，
1010~ 1111为非法码。
因此，当和 ≥10时，要加较正项 0110。正确显示为,0001 0000。
例二：二进制加法 /减法器例三,十进制加法器（习题 4-17）
例四,如图（ 1）所示，请分析这个电路完成什么功能？
解,本电路完成 4位二进制数转换成两位 8421BCD
码的电路。
如图（ 2）所示，请分析这个电路完成什么功能？
解：本电路完成 4位二进制数转换成两位 8421BCD码的电路。
4.18 解,
8421BCD码 + 0011=余 3BCD码
4.19 解,设计思路,用同余的概念,也就是说
(0011)余 3BCD → (0000)8421BCD,
0011+?=(1)0000
即,10000 – 0011 = 1101
4.20 解,设计思路,(1)分析真值表可知
1） 0000 ~ 0100 两者是相同的。
即,8421BCD = 5421BCD
（ 2）根据题目要求只提供用
74283芯片，因而不可以考虑
7485芯片（比较器），设计采用同余的概念来实现电路。
根据以上的分析，采用两片 74283芯片设计电路。
2）当 8421BCD码等于 0101
时,5421BCD码等于 1000。两者相差 0011。即,
8421BCD+0011=5421BCD
① 当 8421BCD=0000 ~ 0100时,8421BCD+？ ≤ 1111，
（ I）片的 CO=0,Ⅱ 片为 0000+8421BCD。
② 当 8421BCD ≥ 0101时,8421BCD+？ ≥1111,（ I）
片的 CO=1,Ⅱ 片为 0011+8421BCD。
即,10000 – 0101 = 1011。
4.21 解,
第五章 触发器 (Flip — Flop)
一、基本触法器（ RSFF）
（一）、用与非门构成的基本 RSFF
2,特征方程 (重点 )1,状态转移表
5?激励表
6?工作波形
5.4 对于图 P5.4电路,试导出其特征方程并说明对 A?B的取值有无约束条件。
解,(1)列真值表
(2) 特征方程 (3) 对 A?B的取值无约束条件。
5.8 维阻 D触发器构成的电路如图 P5.8所示，
试作 Q端波形。
CP
RD
Q
解：特征方程为：
Q端波形如上所示。
5.10 画出 P5.10中 Q端的波形,设初态为,0” 。
CP
Q
A
解：特征方程为：
讨论,A=0时，翻转；
A=1时，保持。
5.11 画出 P5.11中 Q端的波形,设初态为,0” 。
Q
5.14 试作出图 P5.14中 Q端和 Z端的波形。设
Q的初始状态为,0”。
解：特征方程
5.13 画出图 P5.13电路中 Q1和 Q2 的波形。
解：特征方程为,
Q1
RD
CP1
CP2
Q2
讨论,A=0时，翻转； A=1时，保持。
5.15 画出图 P5.15中 Q端的波形。
解：
5.17 试作出图 P5.17中 Q1和 Q2的波形。 (方法一 )
解：特征方程,
CP1=CP ⊕ Q2
CP2=Q1
讨论：
5.18 试作出图 P5.18电路中 Q1和 Q2的波形
(设 Q1的初态均为,0”),并说明 Q1和 Q2对于
CP2各为多少分频。
5.19 已知电路图 P5.19,试作出 Q端的波形,
设 Q的初态为,0”。
解：特征方程
Q
第六章 时序逻辑电路小结,时序电路 =组合电路 + 存储电路
1,工作描述可用以下四组方程来描述,
激励方程?状态方程?输出方程?时钟方程。
2.分类
(1) 按模型分类
mealy型 —Z(tn+1)不仅与 X(tn)有关,还和 Q(tn)有关。
Moore型 —Z(tn+1)只与 Q(tn)有关，而和 X(tn)无关。
（ 3）按时钟分类同步,只有一个 CP信号。
异步：有多个 CP信号。
3.时序电路的分析目的,是为了找出该电路输出和输入之间的逻辑关系,
以确定电路的逻辑功能。
（ 1）分析电路中哪些部分是组合电路。
1）找出电路中哪些部分是组合电路。
2）找出电路中哪些部分是存储电路。
3）找出输入 X和输出 Z。
4）确定电路是同步还是异步电路。
（ 2）写出四组方程
（ 3）作状态转移表?状态转移图或波形图。
（ 4）叙述电路的逻辑功能。 （难点）
功能,具有自启动能力的Ｍ＝６的同步加法计数器。
6.8分析图 P6.8电路，画出其全状态转移图并说明能否自启动。
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1J
C1
1K
1J
C1
1K
1J
C1
1K
CP
Q
Q Q
1
2 3
图 P 6.8
解,(1)分析电路结构
(2)写出四组方程
① 时钟方程
② 各触发器的激励方程
③ 各触发器的次态方程
CP1 = CP2 = CP； CP3 = Q1
K2 = 1
J1 = 1 ；
Q2nK3 = J3 = 1 ；
Q3nJ2 = ；
Q2nK1 =
④ 电路的输出方程,无
Qn+1=[ Qn + ]· Q13 3 2Qn
Qn+1=[ Qn ]· CP2 3 2Qn
Qn+1=[ Qn + ]· CP1 1 2Qn
(3)作状态转移表、状态转移图次态方程卡诺图
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
Q1n+1=[?Q1n+Q2nQ1n]·CP?,
Q2n+1=[?Q3n?Q2n]·CP?,
Q3n+1=[?Q3n+Q2nQ3n]·Q1?,
1
1 1 1
序号 Q 3 Q 2 Q 1
0
1
2
3
4
0 0 0
0 1 1
0 0 1
1 1 0
1 0 1
偏离状态
010? 001
100? 101
111? 1 0 1
状态转移表
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
1
1 1 1
Q3Q2Q1
图 P6.8的 状态转移图
000
偏离状态有效循环
011 001
110101 010
100 111
(4)电路的逻辑功能描述逻辑功能,该电路是一个 M=5的具有自启动性的异步计数器
4.寄存器和移存器
(1)寄存器
——用来存储,0”或,1”的一组二值代码的电路。
介绍的典型芯片 74175：
结构特点,各 FF之间没有连接，各自独立工作。
① CP1=CP2=CP3=CP4=CP（同步存数）
② 有 Q和 Q输出。
要求掌握,功能表 和 管脚图 。
（ 2）移存器
——暂存数码 +移位功能 （具有两种功能）
结构特点,各 FF之间有联系，除第一级外的各 FF的数据输入端均连接相邻 FF的输出端。
两者在功能上的相同之处,都能暂存数据。
不同之处,移存器具有移位功能。
寄存器无移位功能。
强调,移存器中所使用的 FF必须是 无空翻的 FF。否则，
工作时会出现逻辑错误。
移存器的分类：
按移位方向分类单向双向按 IN/OUT方式分类典型芯片介绍了 74194,74195,74165,
其中,▼ 74194为重点掌握的芯片
74194是四位串入?并出 —串出?并出双向移存器。
要求掌握：
① 74194芯片的功能和管脚图。
② 应用：扩展和实现数据转换。
请看习题 6.4? 6.5
例三,试分析下图电路,完成要求 1和要求 2。
1,74194的状态转移表右移注意别上当
A2 A1 A0
Q0 Q1 Q2 Q3 DSR F
0 0 0 0 1 D0=0
1 0 0 0 1 D4=1
1 1 0 0 1 D6=0
1 1 1 0 1 D7=1
1 1 1 1 0 D7=1
0 1 1 1 0 D3=0
0 0 1 1 0 D1=1
0 0 0 1 0 D0=0
例四,用一片 74194和若干与非门设计一个产生序列码为 110100,··· 且能自启动的序列信号发生器。要求：导出 DSL的表达式并画出电路。
解,110100,110100
2,F端输出的序列信号为,
F= 01011010
电路图五?分析下图的模长及自启动性。要求列出状态转移真值表，并写出 Q3的输出序列。
解：
1）写出激励函数
D3= Q2；
D2= Q1；
D1= Q0；
D0= Q3⊕ Q2。
LD=Q0+ Q1+ Q2+ Q32）列出状态转移表
Q3 Q2 Q1 Q0
0 0 0 1
0 0 1 0
0 1 0 0
1 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
1 0 1 0
0 1 0 1
1 0 1 1
0 1 1 1
1 1 1 1
1 1 1 0
1 1 0 0
1 0 0 0
LD=Q0+ Q1+ Q2+ Q3
当 Q3Q2Q1Q0= 0000时,即,
LD=1,计数
0000→0001 √
D0= Q3⊕ Q2
偏离状态,0000→0001 √
电路具有自启动
3)求出 Q3序列为,000100110101111
例七：试用 74194及 74151设计产生序列
11100010011010,···要求电路具有自启动性。
解,11100010011010,111000 ···
降去 Q3,
↓
注意,要使电路具有自启动性，
0000一定要取,1‖，
才能使 0000→0001。
1111一定要取,0‖，
才能使 1111→1110。
↓
注意,要使电路具有自启动性，
0000一定要取,1‖，
才能使 0000→0001。
1111一定要取,0‖，
才能使 1111→1110。
例九,分析下图电路,写出状态转移表 (设初态
Q3 Q2 Q1 Q0=0111)。
解,74161：
D0=Q1⊕ Q2,D1= Q0,D2= Q1
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2 F2= Y
列状态转移表
Q2 Q1 Q0 F1 F2
1 1 1 1 1（ D7）
1 1 0 1 1（ D6）
1 0 0 1 1（ D4）
0 0 1 0 0（ D1）
0 1 0 0 0（ D2）
1 0 1 1 0（ D5）
0 1 1 0 0（ D3）
1 1 1 1 1（ D7）
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2
F2= Y
74161：
D0=Q1⊕ Q2,
D1= Q0,D2= Q1
6.41 试写出图 P6.14中 74194输出 Q0 处的序列信号。
解：
Q0=1,01110100110001,01…
=14
6.42 用 74194设计序列发生器产生序列信号,
(1) 1110010,…;
(2)101101,… 。
解,1110010,1110010
DSR=Q2Q1+ Q2Q1+ Q1Q0
（ 2） 101101,… DSR=Q0+Q1=Q1Q0
检查自启动,
00→01
5.计数器二进制计数器
SSI
DFF
JKFF
同步异步
MSI 74161
74163
十进制计数器 74160
6.11试用 JKFF设计符合图 6.11波形，并且具备自启动性的同步计数电路。
解,1）根据波形列状态转移表解,1）根据波形列状态转移表
2) 根据状态转移表知：有 6个有效状态和 2个偏离态，偏离态的输出先按任意项处理，由此可得次态方程卡诺图为：
在上面卡诺圈的圈法下，检查自启动性：
偏离态 001的次态为
110，偏离态 111的次态是 101，两个偏离态都能进入有效循环，
因此,以此圈法设计的电路具有自启动性。
3) 电路图和状态转移图略。
解,(1) 异步二进制加法计数器四位 异步二进制加法计数器的波形：
解,（ 1）异步二进制减法计数器四位 异步二进制减法计数器,
MSI
（ M>N）
异步级联 ——前级的 QCC输出经过一个反相器，加入后级的 CP2。 N=N1·N2。
同步级联 ——CP1= CP2=CP,I片的
P=T=1,Ⅱ 片的 P=T=QCC（ I）。
实现的方法：
整体预置,0‖，或 整体复,0‖。
6,移存型计数器 （采用的典型芯片为,74194）
典型电路环型计数器,
特点,原码反馈。
优点,电路结构简单，不需要另加译码器。
缺点,FF的利用率不高，不具有自启动性，
需要人工干预。
扭环计数器：
特点,反码反馈。
优点,FF的利用率提高了一倍。
缺点,不具有自启动性，需要人工干预。
电路不具备有自启动性。
为使电路具有自启动性，需要对 激励函数进行修改。其示意图如下：
110
11
001
0?0?0
10110100Q4Q3
Q2Q1
Q 1n+1
0010→0101→1010→0100→1000√
0110→1101→1010→0100→1000 √
1001 →0010 →0101 →1010 →0100 →1000 √
1011→0110 →1101 →1010 →0100 →1000 √
修改激励函数，考虑自启动。
修改激励函数，考虑自启动。
1001 →0010 →0101 →1010 →0100 →1000 √
1101 →1010→0101 →1011 →0110 →1100 √
修改激励函数，考虑自启动。
1001→ 0010→0101→1011→0110→1101→ 1010 → 0100 → 1000√
6.35 用 DFF设计移存型序列信号发生器，要求产生的序列信号为 (1) 11110000… ；
解：① 求触发器的级数
1l o gl o g 22 MnM
得 n = 3 。
② 列状态转移表
M=8，由
111
111
模数状态转移路线Q1Q2Q3
M=1
×
Q4 Q3 Q2 Q1 状态转移路线 模数 D1
1 1 1 1 0
1 1 1 0 0
1 1 0 0 0
1 0 0 0 0
0 0 0 0 1
0 0 0 1 1
0 0 1 1 1
0 1 1 1 1
1 1 1 1
M=8
√
③ 取 n=4，列状态转移表及相应 D1的值。
④ 求激励函数 D1
Q4Q
3
Q2Q1
010
00?011
101
11100
10110100
D1
D1 = Q4
1 2 3 4 5 6
A
B
C
D
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D
C
B
A
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B
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F i l e,E,\ D e s i gn E xp l o r e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n \ M y D e s i g n,d dbD r a w n B y,
1D
C1S
1D
C1S
1D
C1S
Q Q Q
123
CP
1D
C1S
Q
4
⑤ 画电路图 (不考虑自启动 )
D0=Q3 + Q2Q1
检测自启动：
0010→0101→1011→0111√
0110→1101→1010→0101√ 0100→1001→0010√
考虑自启动性
7,序列码发生器计数型 =计数器 +组合电路
SSI:门 +FF实现
MSI:74161+74151
反馈移存型 =移存器 +组合电路给定序列码给定序列长度最长线性序列码,m序列码的设计,M=15
M=2n=16
M< 2n –1
8,时序脉冲发生器计数器 +译码器
SSI,门和 FF构成。
MSI,74161 和 74138构成。
9,顺序脉冲发生器
(1)概念能产生顺序脉冲的 电路 称为 顺序脉冲发生器 。又称为 分配器 。
(2)分类 节拍分配器脉冲分配器考虑冒险,（上升沿触发）
9,时序电路设计问题的提出 抽象 原始状态图 化简 最简的状态转移图状态分配电路设计 确定 FF
获得电路方程
6.2 试作出 101序列检测器的状态图。该同步电路有一根输入线 X，一根输出线 Z，对应于输入序列 101的最后一个,1‖，输出 Z=1，其余情况下输出为,0‖。
(1) 101序列可以重叠，例如：
(2) 101序列不可以重叠，例如：
X,010101101 Z,000101001
X,0101011010 Z,0001000010
(1) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(1)的示意图
S0：起始状态，准备检测。
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测定义状态：
题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
可导出原始状态转移表：
S1和 S3是等价状态，
可以合并为一个状态。
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S1和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/1
1/0
S0：准备；
S1：收到 1；
S2,10；
(2) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(2)的示意图
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测
S0：起始状态，准备检测。
题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(不可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
可导出原始状态转移表：
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/11/0
S0：连续收到 101；准备；
S1,1；
S2,10；
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
11
0
1
1
0
C
D
A
B
XX
Z (t )
0DD
0BC
0CB
0AA
00
N (t )
S (t )
6.3 对下列原始状态表进行化简：
解,1）列隐含表：
×
× AD
BC × ×
2）再比较所有的等价类为,(A,D),(B,C)。
a b
3）列最小化状态表为：
(b) 解,1）画隐含表：
2）再比较,AC,BD,EG,HF,之间互为等价隐含条件，所以分别等价。
(A,C),(B,D),(E,G),(H,F)
a b e f
3)列最小化状态表：
例十：原始状态转移表如下表所示，完成以下项目。
1,作该表的状态化简隐含表 ;
2,在状态 A? B? C? D? E中共有 ＿ 个等价对,
它们分别是 ＿＿＿＿＿＿＿＿ ;
3,在状态 A? B? C? D? E中共有 ＿ 个最大等价类,它们分别是 ＿＿＿＿＿＿＿＿ 。
解：
(1)555定时器。
第七章 脉冲信号和变化
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B
C
D
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D
C
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F i l e,H,\数电插图 \ 第七章 \ 第七章 D r a w n B y,
+
-
-
+
C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
5
2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
555定时器的内部电路包括以下几部分,
（ 1） 一个由三个相等电阻组成的分压器 ;
（ 2）两个电压比较器,C1,C2 ;
（ 3）一个 基本 SR触发器 ;
（ 4）一个晶体管 T。
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C
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C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
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2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
1.分压器
① 5脚悬空时，,；CCR UU 322? CCR UU 311?
② 5脚外接控制电压 UCO时,。 CORCOR UUUU 21,12
注,当 5脚不加控制电压时，通常经过一个 0.01μF的电容接地，以抑制干扰。
控制电压输入端
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C
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C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
2.电压比较器
U+≥U-时,Ci＝ 1；
U+＜ U-时,Ci＝ 0。
高触发输入端低触发输入端
3.基本 RS触发器
R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 不定异步清零端
4.放电三极管
T是一个集电极开路的放电三极管。
当 Q=0?Q＝ 1时,T导通,相当于开关闭合,7端口对地短接。
当 Q=1?Q＝ 0 时,T截止,相当于开关断开,7端口悬空。
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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5 k Ω
5 k Ω
G N D
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Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
Q
7
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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5 k Ω
5 k Ω
G N D
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Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
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( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,0,32131)1( 62 RVUSVU CCCC
Q=1,T截止
1.当 RD=0时,Q=0,T导通
2.当 RD=1时
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,0,32031)2( 62 RVUSVU CCCC
Q,T保持
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,1,32031)3( 62 RVUSVU CCCC
Q=0,T导通
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,1,32131)4( 62 RVUSVU CCCC
不允许多谐振荡器是一种常用的 脉冲信号产生电路 。
工作特性：
1,自激振荡器 －－在接通电源后，不需外加触发信号，
便能自动产生矩形脉冲；
2、矩形波中除基波外，还含有丰富的高次谐波－－故称为 多谐振荡器 。
3、具有两个暂稳态；
7.3 555定时器应用一、自激多谐振荡器自动触发自动返回暂稳态 0
暂稳态 1
暂稳态 0
要求掌握,555定时器构成的自激多谐振荡器的参数计算
（ TPH,TPL,T,f,q）。
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7
6
2 5 1
555
3
Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
工作原理
① 刚接通电源时：
1100 oC uSRVu,，，则；第一暂稳态
t
VCC
uC
CCV3
1
CCV3
2
0
0
tu
O
7
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B
D a t e,1 5- A p r - 20 02 S he e t o f
F i l e,H,\ 数电插图 \ 第七章 \ 第七章 d db D r a w n B y,
8 4
7
6
2 5 1
555
3
Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
② 充电阶段：；第一暂稳态 1)0(1032 oCCC uSRVu,或，，则
00132 oCCC uSRVu,，，则；第二暂稳态
t
VCC
uC
CCV3
1
CCV3
2
0
0 t1 t2
uO+
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 5- A p r - 20 02 S he e t o f
F i l e,H,\ 数电插图 \ 第七章 \ 第七章 d db D r a w n B y,
8 4
7
6
2 5 1
555
3
Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
③ 放电阶段：；第二暂稳态 00)1(031 oCCC uSRVu,，或，则
11031 oCCC uSRVu,，，则；第一暂稳态
t
VCC
uC
CCV3
1
CCV3
2
O
O
t
t1 t2 t3
uO
+
TPH
TP
L
t5 t
VCC
uC
CCV3
1
CCV3
2
O
O
t
t1 t2 t3 t4
uO
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 5- A p r - 20 02 S he e t o f
F i l e,H,\ 数电插图 \ 第七章 \ 第七章 d db D r a w n B y,
8 4
7
6
2 5 1
555
3
Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
3.矩形波参数
CRRT BAPH )(7.0 CRT BPL 7.0
CRR BAH )(? CR BL
CRRT BAPH )(7.0
CRT BPL 7.0
CRR BAH )(?
CR BL
CRR
TTT
BA
PLPH
)2(7.0
%502
BA
BA
PLPH
PHW
RR
RR
TT
T
T
tq
TPH
TP
L
t5 t
VCC
uC
CCV3
1
CCV3
2
O
O
t
t1 t2 t3 t4
uO
4.占空比可变的多谐振荡器图 7.3.2 占空比可调的多谐振荡器
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 6- A p r - 20 02 S he e t o f
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1
2
3
4
5
6
7
8
0,0 1u F
1k Ω
10 k Ω
1k Ω
R
R
C
D
D
555
V
cc
A
B 1
2
u
O
CRT APH 7.0
CRT BPL 7.0
CRR
TTT
BA
PLPH
)(7.0
BA
A
PLPH
PHW
RR
R
TT
T
T
tq
例,试用 555定时器设计一个振荡周期为 1秒，
输出脉冲占空比 q=2/3的多谐振荡器。（取
C=10?F）
解：
由于 C=10?F，
得：由 322
BA
BA
RR
RRq
BA RR?
得：由 1)2(7.0 CRRT BA11.2CR A
KRR BA 48所以电路图如下所示。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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1
2
3
4
5
6
7
8
0,0 1u F
47 k Ω
2k Ω
47 k Ω
R
R
C
555
V
cc
A
B
u
O
10 uF
要求掌握,555定时器构成的自激多谐振荡器的参数计算（ TPH,TPL,T,f,q）。
7.3.2施密特触发器要求掌握,555定时器构成的施密特触发器的分析，能根据
ui画出 uo的波形。
施密特触发器是一种常用的 脉冲信号整形电路 。
1、工作特性：
① 具有 两个稳态 ；
② 属于 电平触发,缓慢变化的信号也可以作为输入信号，
当输入信号达到某一特定值时，输出电平就发生突变；
③ 输入信号从低电平 上升时,电路状态转换时对应的输入电平，与输入信号从高电平 下降时 对应的 输入转换电平不同 。
利用以上这三个特点不仅能将缓慢的信号波形整形为边沿陡峭的矩形波，而且可以将叠加在矩形脉冲高、低电平上的噪声有效地清除。
O
uI
uO
UOH
UOL
TU?TU
uI 增大 时与 上限阈 值 比特点,
uI 减小 时与 下限阈 值 比上限阈值电压
(二 ) 主要静态参数回差电压?TU
下限阈值电压
TU
回差电压
UT = UT+ – UT–
(a)施密特反相器的电压传输特性与符号
(b)施密特缓冲器的电压传输特性与符号
uI
2.由 555定时器构成的 施密特触发器将 555定时器的 2和 6端连在一起作为输入信号，即可得到 施密特触发器。
由于比较器 C1和 C2的参考电压不同，因而基本 RS触发器的置 0信号（ vc1）和置 1信号（ vc2）必然发生在输入信号 vi的不同电平。因此，输出电压 uo由高电平变为低电平和由低电平变为高电平所对应的 vi的值也不相同，这样就形成了 施密特触发特性。
，,CCTCCT VUVU 3132 CCT VU 31
O
(b) 特性
uO
uI?TU?TU
图 7.3.4 555定时器构成的施密特触发器
(a) 电路
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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B
D a t e,1 6- A p r - 20 02 S he e t o f
F i l e,H,\ 数电插图 \ 第七章 \ 第七章 d db D r a w n B y,
Vc c V ' c c
12
3
4
5
6 78 u'
0,0 1u F
u
u
O
O
I
555
强调注意,由 555定时器构成的施密特触发器一定是反相器。
t
t
uO
uI
TU
O
O
TU
(a)波形变换
uI uO
3.施密特触发器典型应用施密特触发器可以将 边沿变化缓慢 的周期性信号变换成边沿陡峭的 矩形脉冲 信号。
缓冲器施密特触发器可以将 边沿变化缓慢 的周期性信号变换成边沿陡峭的 矩形脉冲 信号。
反相器普通反相器和施密特反相器的比较
A Y1
普通反相器
uA
UTH
uY
TTL,1.4 V
CMOS：
DD2
1V
施密特反相器
A Y
uA
UT+
UT–
上限阈值电压下限阈值电压
uY
回差电压, TTT UUU
施密特可以实现反相器：
7.1 在图 P7.1 555定时器构成的多谐振荡器中设
RA=RB=5kΩ,C=960pF。试求输出波形的振荡频率
f及占空比 q。
解：输出波形的振荡周期为：
CRRTTT BAPLPH )2(7.0
s5
123
100 0 8.1
109 6 010157.0
＝
振荡频率为
K H z
Hz
T
f
99
109.9
100 0 8.1
11
4
5
7.2 对于图 P7.2占空比可调的多谐振荡器：
(1)试计算其 q最大值 qmax和最小值 qmin；
(2)说明该电路在改变占空比时振荡频率 f是否发生变化，原因何在？
BA
A
PLPH
PHW
RR
R
TT
T
T
tq
%7.91
12
11
m a xq
%3.8121m i nq
解,(1)
7.2 对于图 P7.2占空比可调的多谐振荡器：
(1)试计算其 q最大值 qmax和最小值 qmin；
(2)说明该电路在改变占空比时振荡频率 f是否发生变化，原因何在？
（ 2）该电路在改变占空比时振荡频率 f不发生变化。
因为
CRRTTT BAPLPH )(7.0
而 为常数。)( BA RR?
7.5 己知施密特反相器的输入信号如图 P7.4所示．试作出对应的输出波形 Uo。
7.5 己知施密特反相器的输入信号如图 P7.4所示．试作出对应的输出波形 Uo。
uOH
uOL
uO
O
O t
t
UT+
UT
-
uI
第八章 D/A和 A/D变换一、主要技术指标
1.精度：用分辨率、转换误差表示
2.速度：用转换时间、转换速率表示二,DAC的主要参数
1.分辨率 ---输出模拟电压应能区分 0 ～ 2n-1共 2n个输入数字量。
LSB,Least Significant Bit
输入变化 1LSB时，输出端产生的电压变化。
MSB,Most Significant Bit
(1) 用输出的电压（电流）值表示
122 n
Om
n
REF uUR
例 1 已知 uOm=5V,n=10，则例 2 倒 T型网络 DAC的 uOm=10V，试问需多少位代码，才能使分辨率 R′达到 2mV。 ( Rf =R)
解 由题意知：
mVuR n Om 512 512 10
3102R
3102
12
10
n
13?n
(2) 用百分比表示
12
1
)12(
2
2
n
n
n
R E F
n
R E F
Om
U
U
U
u
R
用输出模拟电压的最小值与最大值的比值表示。
即,
(1) 绝对误差：实际值与理想值之间的差值。
(2) 相对误差：绝对误差与满量程的比值。
2,转换精度
D/A转换器的转换精度是指输出模拟电压的 实际值与理想值之间的误差 。
(3) 用位数 n表示从输入的数字量发生突变开始，直到输出电压进入与稳态值相差 ±?LSB范围以内的这段时间。 目前单片集成 D/A转换器（不包括运算放大器）的建立时间最短达到 0.1微秒以内。
3.建立时间 tset
tset
±?LSBuO
t
A/D转换是将模拟信号转换为数字信号,转换过程通过 采样,保持,量化和编码 四个步骤完成 。
一,A/D转换器的基本工作原理采样 保持 量化 编码uI DO
模拟量输入 数字量输出
8.3 模数转换 A/D
采样开关采样是将时间上连续变化的信号 转换为时间上离散的信号 。
1.采样和保持采样过程采样脉冲输入模拟信号采样输出信号
ma xf2f s?
将时间上连续变化的模拟量转换为一系列等间隔的脉冲，
脉冲的幅度取决于输入模拟量。
2.量化与编码
① 舍尾方法
② 四舍五入方法输入的模拟电压经过采样保持后,得到的是 阶梯波 。 而该阶梯波仍是一个可以连续取值的模拟量,但 n位数字量只能表示 2n个数值 。 因此,用数字量来表示连续变化的模拟量时就有一个 近似问题 。
量化 是指将采样后的样值电平归化到与之接近的离散电平上，这个过程就称为 量化 。用二进制数码来表示各个量化电平的过程称为 编码 。取样保持后未量化的 Uo值与量化电平 Uq
值通常是不相等的，其差值称为 量化误差 ε，即 ε=Uo-Uq。
111
110
101
100
011
010
001
000
0V
1V
7/8
6/8
5/8
4/8
3/8
2/8
1/8
0
四舍五入法舍尾法量化电平量化误差量化误差
= 1= 1/2?
=2/16V
编码 编码量化单位
=1/8V
量化单位
15/16
13/16
11/16
9/16
7/16
5/16
3/16
1/16
0V
1V量化电平
111
110
101
100
011
010
001
000
111
110
101
100
011
010
001
000
14/15
12/15
10/15
8/15
6/15
4/15
2/15
0
量化误差
= 1/2?
=2/15V
量化单位量化电平 编码三,ADC的主要参数
1.分辨率,所能分辨的输入模拟量的最小值。
(1) 用输入的电压（电流）值表示
nn
R E F UUR
22
Im
A/D转换器的分辨率习惯上以二进制数或 BCD
码位数表示。与一般测量仪表的分辨率表达方式不同，不采用可分辨的输入模拟电压相对值表示 。
例 已知一 ADC为 10位,UREF=5V，则：
mVmVUR nR E F 588.42 52 10
(2) 用百分比表示
n
R E F
n
R E F
U
U
U
uR
2
12
Im
例如,ADC0809的分辨率为 8位，即该转换的输出数据可以用 28个二进制数进行量化，其分辨率为 1LSB(数字量的最小的单位 )。用百分比表示，则其分辨率为：
量化误差是由于有限数字对模拟数字进行离散取值
（量化）而引起的误差。因此，量化误差理论上为一个单位分辨率，即 ± 1/2 LSB。提高分辨率可减少量化误差。
(3) 用位数 n表示例如,五位十进制可把信号分为 105层,最小的量化单位是 10-5,量化误差为十万分之一。
例如,十位二进制可把信号电压分为 210=1024层，
最小的量化单位是 2-10=1/1024，量化误差小于
0.1﹪ 。
结论,A/D转换器的最小量化单位越小,所需的电路元件的数量越多,每个元件的精度要求也越高。所以,A/D转换器的量化误差大小应根据具体应用而定。
(1)绝对误差,
与输出数字量对应的理论模拟值与产生该数字量的实际输入模拟值之间的差值绝对误差与额定最大输入模拟值（ FSR）的比值，通常用百分数表示。
(2)相对误差,
2,转换精度它表示 A/D转换器实际输出的数字量和理论上输出的数字量之间的误差 。
3.转换时间和转换速率转换时间被定义为 A/D转换器完成一次完整的转换所需时间，即从输入端加入模拟信号到输出端出现相应数码的时间。转换速率为转换时间的倒数。
在实际应用中,A/D转换器的转换速度主要取决于转换电路的类型,不同类型 A/D转换器的转换速度相差很大 。
① 双积分型 A/D转换器的转换速度 最慢,需 几百毫秒 左右；
② 逐次逼近式 A/D转换器的转换速度 较快,需 几十微秒 ；
③ 并行比较型 A/D转换器的转换速度 最快,仅需 几十纳秒 时间 。
8.1 有一个 DAC电路,n=8，其分辨率是多少？
解：分辨率 =1/（ 2n-1） =1/（ 28-1） =0.392%
8.2 DAC和 ADC的主要技术指标是什么? DAC
和 ADC的主要参数有那些?
解,DAC和 ADC的主要技术指标是有两个,精度和速度。
DAC的主要参数有分辨率、转换精度和建立时间。
ADC的主要参数有量化误差、分辨率、转换精度和转换速度。
8.3 若倒 T型 DAC电路中 R=RF=10KΩ,UREF=5V,求对应输入 011,101,110这 3种情况下的输出电压。
1
0
22
n
i
i
i
n
FREF
o DR
RUu
解：
当输入数字量为 011时，输出电压 uO为：
VDRRUu
n
i
i
i
n
FR E F
o 8
153
2
52
2 3
1
0
当输入数字量为 101时，输出电压 uO为：
当输入数字量为 110时，输出电压 uO为：
8.5 有一个 ADC电路,UI=10V,n=4,试分别求出舍尾量化和四舍五入量化方式时的量化单位?。如果
UI=6.28V，则转换后的数字量分别为什么？
8.4 一个 8位逐次逼近式 ADC要求转换时间小于
200ns，则时钟周期 TCP应为多少？
解：逐次逼近式 ADC转换器完成一次转换所需要的节拍数为（ n+1）,其中 n为二进制代码的个数，
完成一次转换所需的时间为 (n+1)TCP，其中 TCP为时钟脉冲周期。
因此,(n+1)TCP≤200ns
TCP≤200/9=22.2ns。
1111
1110
1101
1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
15/16
14/16
13/16
12/16
11/16
10/16
9/16
8/16
7/16
6/16
5/16
4/16
3/16
2/16
1/16
0
四舍五入法舍尾法量化电平编码
0V
10V
量化电平 编码
uI=6.28
量化单位
=1/16× 10 V
=0.625V
最大量化误差
= 1?
30/31
28/31
26/31
24/31
22/31
20/31
18/31
16/31
14/31
12/31
10/31
8/31
6/31
4/31
2/31
0
1111
1110
1101
1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
量化单位
=2/31× 10V
=0.645V
最大量化误差
=
6.25V
6.875V
6.45V
6.13V
6.28在 9.5?~10?
之间。
6.28在
10?~11?
之间。
例,有一个 ADC电路,UREF=5V,n=4，试分别求出采用四舍五入量化和舍尾量化方式时的量化单位△。
如果 uI=3.9V，则转换后的数字量分别为多少？若用自然二进制码表示转换后的数字量，则对应的代码分别是什么？
解,1.采用四舍五入量化方式：
量化单位 )(3 2 3.0531212 21 VU R E Fn
，）之间，被量化为在（ 10)12(5.12~5.11Iu
。）：（相应的自然二进制码为 自然二进制码1100
例,有一个 ADC电路,UREF=5V,n=4，试分别求出采用四舍五入量化和舍尾量化方式时的量化单位△。
如果 uI=3.9V，则转换后的数字量分别为多少？若用自然二进制码表示转换后的数字量，则对应的代码分别是什么？
解,2.采用舍尾量化方式：
)(313.0516121 VU R E Fn量化单位
，））之间，被量化为（在（ 101213~12Iu
。）：（相应的自然二进制码为 自然二进制码1100
举例,已知 4位倒 T型 DAC，输入数字量为 1101
,uREF = - 8V,Rf=R，则输出模拟量 uO=?
解：
VDUu nR E FO 5.6)148(2 82 4
例 1 已知 uOm=5V,n=10，则例 2 倒 T型网络 DAC的 uOm=10V，试问需多少位代码，才能使分辨率 R′达到 2mV。 ( Rf =R)
解 由题意知：
mVuR n Om 512 512 10
3102R
3102
12
10
n
13?n
第九章 半导体存储器一、存储器的主要指标存储容量 和 工作速度（看习题 9.7题）
二?存储器的分类
9.1 ROM
一,ROM的特点,数据写入后，即使在切断电源后，
信息也不会丢失。所以，只读存储器常用于 存放常数?固定函数?固定程序 等固定不变信息。
二?ROM的逻辑关系属于组合逻辑电路译码器部分的输出变量和输入变量（包括原变量和反变量）构成,与,的关系。
存储矩阵和输出电路部分的输出变量和存储矩阵的输入变量构成,或,的关系。
三,ROM的应用
1.实现组合逻辑函数例 9.1.1 试用 ROM实现如下组合逻辑函数解,首先应将以上两个逻辑函数化成由最小项组成的标准“与 -或”式,即
9.7 有容量为 256× 4,64K× 1,1M× 8,128K× 16为的 ROM,试分别回答,
这些 ROM有多少个基本存储单元?
这些 ROM每次访问几个基本存储单元?
这些 ROM个有多少个地址线?
答,(1) 分别有 1024个,1024× 64个,1M× 8个,
128K× 16个。
（ 2）分别为 4个,1个,8个,16个。
（ 3）分别有 8,16,20,17条地址线
9.2 随机存储器 (RAM)
根据存储单元的工作原理，可分为,
SRAM （ Static Random Access Memory）
DRAM （ Dynamic Random Access Memory ）
扩展的方法有两种,位扩展 和 字扩展 。
强调,位扩展不需要增加地址线，而字扩展则需要增加地址线数。
1,位扩展 (位数不够用,字数足够用 )
例一,采用 2片 2114 （ 1024× 4位）芯片，并联在一起，构成 1024 × 8位的存储器。
2,字扩展 （字数不够用，位数够用）
例二：用一片 2/4译码器和四片 2114实现
4096字节 × 4位的存储器。
例三：试用 1K × 4位的 2114RAM扩展一个
4K × 8位的存储器。
解,（ 1）确定芯片数 N：
N= （ 4K / 1K ） × （ 8 / 4）
= 8（片）
（ 2）确定地址系数 D：
2D=4096,D =12 。
（ 3）用 8片 1K × 4位的 2114RAM芯片，经字位扩展构成的存储器，如图 9.2.8
所示。
例四,RAM2114功能分析和应用。试用 4片
2114和一片 74138组成 2K× 8位的内存单元，
内存单元的寻址范围为,0400H ~ 07FFH；
1C00H ~ 1FFFH。
解,（ 1）将 0400H ~ 07FFH；
1C00H ~ 1FFFH
变成二进制数为：
A15 ~ A10A9 ~ A0 ~ A15 ~ A10 A9 ~ A0
0000 0100 0000 0000 ~ 0000 0111 1111 1111 B；
0001 1100 0000 0000 ~ 0001 1111 1111 1111 B 。
共需要 16条地址线 A15 ~ A0 。
（ 2）将内存单元地址和地址线排列成表所示的形式。
举例：用 PROM和 DFF设计一个 F=0000011的计数型序列码发生器（设初态为 Q3Q2Q1=000）。
解：
状态转移表：
第十章 可编程逻辑器件看布置的习题就可以了。
10.1 10.2,10.9,10.10、
PLD的总体结构：
10.4 PLD的分类一? PLD的集成度分类图 10.4.1 PLD的 密度分类可编程逻辑器件 PLD
低密度可编程逻辑器件 LDPLD
高密度可编程逻辑器件 HDPLD
PROM PLA PAL GAL CPLD FPGA
表 10.4.1 LDPLD的分类与结构名称 与阵列 或阵列 输出部分
PROM 固定 可编程 固定
PLA 可编程 可编程 固定
PAL 可编程 固定 固定
GAL 可编程 固定 可配置注意,LDPLD的分类与结构要记住。
,)7,6,4,3(),,( 0121 mAAAF
。? )7,4,3,2,0(),,( 0122 mAAAF
二?应用举例例一,用 PLA器件实现函数注意,用 PLA器件实现函数 要先化简再打点。
解,用 PLA器件实现，需 3个输入端,2个输出端。
用卡诺图法化简，得出 F1,F2的最简与或式：
01020121 ),,( AAAAAAAF
0112010122 ),,( AAAAAAAAAF
10.7 通用阵列逻辑 GAL
一,GAL16V8总体结构
1,GAL16V8的 管脚图
20个引脚的器件；
最多的输入管脚由 GAL16V8器件内部结构图可知,它是由以下几部分组成,
8个输入缓冲器 ;
8个输出缓冲器 ;
8个输出反馈 /输入缓冲器 ;
1个时钟输入缓冲器 ;
1个选通信号输入缓冲器 ;
8个 OLMC,而每个 OLMC内有 8个 DFF。
1.8× 8个与门，可实现 64个乘积项
(Product Term)。
2.每个与门有 32个输入端（每个乘积项可包含 16个变量）。
3.每个输出端最多只能包含 8个乘积项，当表达式逻辑化简后，乘积项数多于 8个时，则必须适当拆开，再分配给另一个 OLMC。
4.最多有 16个 引脚作为输入端（指 16个输入变量，
CLK不属于输入变量）,最多有 8个 引脚作为输出端。
第十二章 数字系统设计基础数字系统数据处理器控制器
人的手和脚
人的大脑
12.1 数字系统的基本模型一?数据处理器的构成 组合网络寄存器组控制网络数据处理器二?数据处理器的描述三?控制器的构成 （设计难点）
控制器组合逻辑网络状态寄存器（ Q）
模型：
12.2 寄存器传输语言 (RTL)
在数字系统中最常遇到的微操作可分为四类：
寄存器相互传送逻辑运算算术运算移位一、寄存器间的信息传输
A
(a)寄存器 A
… AnAn-1A2A1
(b)寄存器 A的各个位表示
A
(c)寄存器位编号表示
1 n
图 11.2.1 寄存器方块图表示寄存器传送语句为,Y?X,B?A
2.传输操作传送操作通常是 在一定条件下发生的，而这个条件是由逻辑方程来表示的：
实现语句 BATX,1 的逻辑图图 11.2.2
BA:TX 1
控制函数结束控制函数二、算术操作
T2,A←A+B T5,A←A+1
图 11.2.5 完成加和增,1‖操作的方框图
T1+T2,A A+B,C D∨ F
三、逻辑操作四、移位操作
1.右移操作,X←SR （ X）
与之相对应的电路为：
2.左移操作,X←SL （ X,A）
五、条件控制语句
P,IF（条件） Then（微操作 1） Else（微操作 2）
控制函数例如：
T2,IF （ C=0） THEN （ F←1 ） ELSE （ F ←0 ）；
设 F是 1位触发器,C也是 1位触发器，
那么，这个条件语句可以改写成两个一般语句：
C · T2,F←1 ；
C · T2,F←0 ；
需要说明的是,条件语句 IF之后的条件是控制函数的成分，而不是微操做的成分。
12.3 数字系统设计的描述工具一、方框图方框图用于描述数字系统的模型。
二、算法流程图注意：与电路的时序无对应关系。
三、算法状态机图（ ASM图）
1.作用按系统时序来描述系统的工作过程。
2.ASM图符号
(1)状态框
(2)条件框
(3)判断框寄存器操作或输出符号 二进制代码
（ a）状态框 （ b）实例条件分支分支
0 1
分支分支
0 1条件
R ← 0
START
011T3
图 12.3.7 状态框图 12.3.8 判断框
X1 X20× 11
T1
T2 T3 T4
10
（ a）真值表图解分支表示
0 1
T1
X1
T2
T3 T4
X20 1
（ b）变量优先级分支表示图 12.3.9 判断框 3个分支表示图 12.3.11 条件框举例
START
T1
T2 010
0 1
001
E
R←0
图 12.3.10 条件框寄存器操作或输出
3.ASM块
(1)必定包含一个状态框；
(2)表示一个时钟周期内系统的状态；
(3) ASM图与 状态转移图的区别 ；
无法表示 操作 和 输出变量与输入变量的函数关系。
4.各种逻辑框之间的时间关系图 12.3.12 ASM块
A←A+1
T1
T2 010
0 1
001
E
R←0F
T4 100T3 011
0 1
001
100
011
010
00/
01/
1× /
EF/
图 12.3.13 等效状态图
5.ASM图的建立从算法流程图 ASM图原则 1：在算法的起始点安排一个状态；
原则 2：必须用状态来分开不能同时实现的寄存器传输操作；
原则 3：判断如果受寄存器操作的影响，
应在它们之间安排一个状态。
T0
0X/10000 1X/10000
T1
T2
XX/01000
T3 X1/00100
XX/00001
X0/00110
输入 /输出,S1S2/C1C2C3C4C5
图 12.3.20 控制器的状态转移图练习,试画出下图所示算法流程图的 ASM图。要求状态数最少。
S1
A←X,B ←Y,
C ←0,R ←0,
CNT ←0
R≥B
CNT=4
0
0
0
1
1
1
A←SL(A),R ←SL(R),
R0 ←A 3
C←SL(C)
CNT ←CNT+1
R ←R -B,C←SL(C),
C0 ←1,CNT ←CNT+1
S1
R≥B
0
0 1
1
A←SL(A),R ←SL(R),
R0 ←A 3
A←X,B ←Y,C ←0,
R ←0,CNT ←0
C←SL(C)
CNT ← CNT+1 R ←R -B,C←SL(C),C0 ←1,CNT ← CNT+1
T0
T1
T2
CNT=4
0
1
S1
A←X,B ←Y,
C ←0,R ←0,
CNT ←0
R≥B
CNT=4
0
0
0
1
1
1
A←SL(A),R ←SL(R),
R0 ←A 3
C←SL(C)
CNT ← CNT+1
R ←R -B,C←SL(C),
C0 ←1,CNT ← CNT+1
12.4 数字系统的实现图 12.4.4 乘法器的 ASM图
1,数据处理器的设计列出数据处理器的明细表表 12.4.3 乘法器明细表
2.控制器的设计
(1)用每态一个触发器的方法
(2)用数据选择器、寄存器、译码器的方法
1?二?八?十六 进制 → 十进制将二?八?十六 进制数转换成十进制数，
只要把原数写成按权展开再相加即可。
2?十 进制 → 二? 八? 十六进制
(1)?整数的转换十 进制 → 二? 八? 十六进制数只需将 整数部分 和 小数部分 分别转换成二? 八? 十六进制数,再将转换结果连接在一起即可。
整数,小数方法,除基数取余法
←,→
（ 2）小数的转换方法,乘基数取整法。
(60.625)10=(？ )2
（ 1）整数的转换 （ 2）小数的转换
∴ (60.625) 10=(111100.101)2
3?转换误差（本章的难点）
此时,? < 2-i<0.1%,? < 2-i< 1/1000
取 i≥ 10,∵ 2 -10 = 1/210 =1/1024 <
1/1000∴ i 的取值为,i ≥ 10 ( 取 10 位 )
解：设二进制数小数点后有 n位小数，
解得 n ≥ 10 。
所以 (0.39)10 = (0.0110001111)2 。
例 1,(0.39)10 = (? )2,要求精度达到
0.1％。
4? 二 → 八转换方法,二进制数由小数点开始分别向左和向右每三位分成一组，每组便是一位八进制数，这样的表示法叫二 — 八进制。（ ∵ 八进制数对应三位二进制数，
即,000 - 111。） ←,→
例 1,（ 111 100,101 )2 =
例 2,( 010 011 101,010 )2 =
(74.5)8
( 235,2 )8
5? 二 进制 → 十六进制例,(0011 1100,1010 )2 =
转换方法,二进制数由小数点开始分别向左和向右每 4
位分成一组,每组便是一个十六进制数,这样的表示法叫做二 — 十六进制。
(3C.A )16
6? 八进制 → 二进制转换方法,先将八进制 → 二 — 八进制,
再把二 — 八进制 → 二进制。
例,（ 345.1)8=(? )2
1) 二 — 八进制,(011 100 101.001);
2) 二进制,(11100101.001)2
7?十六 进制 → 二进制转换方法,先将十六进制 → 二 — 十六进制,
再把二 — 十六进制 → 二进制。
8?非十进制之间的互换例,（ AF.26)16 =(? )2
1) 二 — 十六进制,(1010 1111,0010 0110)
2) 二 进制,(10101111.0010011)2
不同数制转换时,可采用的 转换方法,
1)先转换成十进制数 ;
2)然后再将十进制数转换成新数制的数。
例,（ 4321） 5=（？ ） 2
解,1）先求出（ 4321） 5= （？） 10
（ 4321） 5=4× 53+ 3× 52+ 2× 51+ 1× 50
= （ 586） 10
2）（ 586） 10=（？） 2
∴ （ 4321） 5 =（ 586） 10
=（ 1001001010） 2
二,码制（编码的制式）
1?二进制码
2、二 —十进制（ BCD）码
(1)有权码：有固定位权
8421BCD,5421BCD,2421BCD,631-1BCD
(2)无权码：无固定位权余 3BCD,余 3循环 BCD、格雷 BCD、
8421奇校 BCD
3,多位十进制数的表示代码间应有间隔例,( 380 )10 = (? )8421BCD
解,( 380 )10 = ( 0011 1000 0000 )8421BCD
4,数制与 BCD码间的转换例 1,( 0110 0010 0000 )8421BCD = ( 620 )10
例 2,( 0001 0010 )8421BCD = (? )2
解,( 0001 0010 )8421BCD = ( 12 )10 = ( 1100 )2
看第一章补充习题和习题 1.4,1.7,1.8,1.9
第二章 逻辑代数基础一、逻辑代数的公式
1?基本公式 (9个基本公式 )
2?异或?同或逻辑公式
（ 1）?基本公式
3?多个变量的异或和同或之间的关系
(1)偶数 个变量的异或和同或互补
(2)奇数 个变量的异或和同或相等
(3)当多个,0‖?―1‖相异或时,起作用的是,1‖的个数。
2）偶数个,1‖异或得,0‖。例,1⊕ 0⊕ 0⊕ 1⊕ 1⊕ 1=0
1）奇数个,1‖异或得,1‖。例,1⊕ 0⊕ 0⊕ 1⊕ 0⊕ 1=1
(4)当多个,0”?“1”同或时,起作用的是,0”的个数。
1）奇数个,0‖同或得,0‖。例,1⊙ 0⊙ 0⊙ 0=0
2）偶数个,0‖同或得,1‖。例,0⊙ 0⊙ 1⊙ 1=1
二?常用公式
1?合并相邻公式
2?消项公式
3?消去互补因子公式
4?多余项公式三、逻辑代数的基本规则
1?代入规则
2?反演规则反演规则：
3?对偶规则对偶规则,
例一：
强调：
1）它们之间的运算关系的优先级不变。
2）原变量 →反变量，反变量 →原变量，都是对单个变量而言，对于大的非号，在反演中是不变的。
例二：
例二：
强调：
1）运用对偶规则时，要注意符号的先后顺序。
2）掌握好括号的使用，所有的非号均不变动 。
除此之外，对偶函数 F’还具有以下关系：
1）（ F’）’ =F
2）若 F=G，则 F’=G’；若 F’=G’，则 F=G。
指出,利用对偶规则，基本定律可只记一半，常用公式被扩展一倍。如,P18 表 2.3所示四、逻辑函数的表达式
（一）?常用表达式 (五种形式 )
五?逻辑函数的标准表达式
1?最小项?最小项表达式
（ 1） 最小项的概念及其表示最小项的特点：
① 首先是一个乘积项，用符号 mi表示。
② 它包含了所有的变量，而且变量以 原变量 或反变量 的形式 只出现一次 。
③ 最小项有 2n个乘积项。
(2)最小项表达式（标准与或式）
最小项,
用 mi符号表示。其中,m表示最小项,i
表示最小项的编号原变量,1‖
反变量,0‖
3,最小项的性质
(1) 最小项的主要性质
① 对任何一个最小项，只有一组变量的取值组合，使它的值为 1。
② 全部最小项之和恒等于 1。
即,?
12
0
1
n
i
im
③ 任意两个最小项的乘积恒等于 0 。
即,),12)(0(0 jijimm nji 且
④ 任一最小项与另一最小项非之积恒等于该最小项 。 ),12)(0( jijimmm niji 且以外的所有正整数）中除了为（ jk n )12(~0?
),4,2,1(),,( mCBAF例：
证明：
即上述关系式成立。
例 1：若 )6,4,3(),,( mCBAF
= A B C + A B C + A B C
则 F′(A,B,C) = A B C + A B C + A B C
)1,3,4(m
例 2：若 )6,4,3(),,( mCBAF
则 )?(mF
解：,)7,5,2,1,0( mF )7,6,5,2,0(mF
六、逻辑函数的化简（ 重点 ）
化简的方式有两种：
代数法化简卡诺图法化简
1?代数法化简化简的原则：
代数法化简是利用前面介绍的 9个基本公式和三个规则进行化简。
① 乘积项最少；
② 乘积项中的变量最少。
（ 1）?化简,与 —或” 式的主要方法
1）相邻项合并法
2）消项法
3）消去互补因子法
4）拆项法
5）添项法把乘积项拆为两项,
再进行化简。
化 简方法：
① 利用“或与”形式的公式进行化简。
② 采用二次对偶法进行化简。
―或与”式用公式法进行化简比较繁琐,建议 采用 二次对偶 比较简单。
（ 2）?或与式的化简
2?卡诺图化简法 （ 重点 ）
（一）?函数的卡诺图表示法 (或卡诺图填图规律 )
(1)填写卡诺图的方法 （有两种方法）
① 展开成标准表达式。
② 用观察法移植。（ 重点介绍 ）
(2)卡诺图的运算
① 两卡诺图相加
(二 )、卡诺图化简化简应按相邻 2i个 1格，合并为一项，并消去 i个变量。也就是说在化简时，应以 1格?2格?4格?8格?16
格进行圈化。
注意,不可以用 3格?5格?6格?7格?9格等不满足 2i个格进行圈化。
（ 1）化简原则和步骤
1）化简原则
① 排斥原则
② 闭合原则卡诺图中所有的,1‖格都要圈光。
③ 最小原则圈数要最少，圈子要最大。
2）化简步骤（ 重要 ）
① 填图。
② 先圈孤立的,1‖格。
④ 将剩下的,1‖格用尽可能大的圈圈起来，直到圈完所有的,1‖格为止。
⑤ 写出表达式
③ 找出只有一种圈法，一种合并方向的,1‖格，
进行合并。
七?非完全描述逻辑函数的化简
1?无关项的确定例如：有三个逻辑变量 A?B?C，它们分别表示一台电动机 正转?反转 和 停止 的命令。
A=1 →正转 B=1 →反转 C=1 →停止由于电动机任何时候只能执行其中的一个命令。
所以,A,B,C只可取值为,001,010,100
A,B,C 不可取值为,000,011,101,110,111。
2?无关项在化简中的应用
（ 1）书写形式和填图方式例一,F(A,B,C,D)=∑m(2,3,5,7,8)
∑m(10,11,12,13,14,15)=0
例一,F(A,B,C,D)=∑m(2,3,5,7,8)
∑m(10,11,12,13,14,15)=0
看习题,2.4,2.10,2.12
第四章 组合逻辑电路
4.1 SSI组合逻辑电路的分析和设计一?SSI组合电路的分析
1?分析步骤
（ 1）根据给定的逻辑电路图，写出表达式。
（ 2）列出真值表。
（ 3）由真值表抽象分析它的功能。 （难点）
二? SSI组合逻辑电路的设计
1?限制条件
（ 1）器件
（ 2）双轨输入 （单轨不介绍）
2?设计步骤
（ 1）根据给定的逻辑功能，确定输入与输出信号之间的逻辑关系。
（ 2）列出真值表
（ 3）写出最简表达式
（ 4）根据所提供的器件，进行转换再用双轨输入，画出电路图。
具体设计过程看课件举例。
4.2 MSI组合逻辑电路主要介绍的内容有：
编码器译码器数据选择器比较器加法器一?编码器
1?二进制编码器 （ P73）
2?优先编码器（典型芯片 74148）
二?译码器
1?2/4译码器
2? 3/8线译码器 （典型芯片 74138）
3?应用
（ 1）功能扩展
① 用两个 2/4译码器扩展为 3/8译码器。
② 用五个 2/4译码器扩展为 4/16译码器
③ 用两个 3/8译码器扩展为 4/16译码器
1） A3= 0 时,I片 工作,II片 禁止 。
2） A3= 1 时,I片 禁止,II片 工作 。
（ 2）?实现逻辑函数三?数据选择器
1?四选一数据选择器
（ 1）功能表典型芯片,74153为双四选一 MUX。
注意：两个四选公共用地址线（ A1?A0） 。
2?八选一数据选择器
（ 1）真值表
3?应用
（ 1）功能扩展利用端口少的器件的使能端扩展成一个端口多的 MUX。
① 用四选一实现八选一
② 用 5片四选一实现十六选一 （树状型）
电路图：
（ 2）实现逻辑函数几何法 （降维图）：
例一：用一片 74153实现一位全加器。
例二：分别用一片 74151和 1/2 74153实现函数解,（ 1） 降一维用 74151实现
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 9- F e b - 20 02 S he e t o f
F i l e,C,\ P r og r a m F i l e s \ D e s i gn E xp l or e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n\ M y D e s i g n,d dbD r a w n B y,
D
D
D
D
0
1
3
4
1
2
D
7 41 51
D
A
A
A
2
0
E N
Y
5
6
7
D
D
V CC
A
B
C
F
1D
（ 2）降二维用 1/2 74153实现。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 9- F e b - 20 02 S he e t o f
F i l e,C,\ P r og r a m F i l e s \ D e s i gn E xp l or e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n\ M y D e s i g n,d dbD r a w n B y,
Y
A
A
D
EN
D
D
0
1
2
3
0
1D
7 41 53
1
2
_
A
B
1
1
1
C
D
F
=D+C
四?比较器
1?四位二进制比较器 （典型芯片 74LS85）
1) 单片 （连接）
2)多片连接 （扩展比较位数）
a）串联比较方式图 4.2.30 两片 7485比较两个八位二进制数
b）并联比较方式图 4.2.31 并联方式比较两个十六位二进制数五?加法器 （重点）
1?四位串行进位加法器图 4.2.33 串行进位四位全加器
A0~A3：被加数,B0~B3,加数。
CI：低位向高位的进位,CO：进位输出。
2?四位超前进位全加器每一位 Si?Ci只与两个加数和 CI有关，不需要逐级计算 C0? C1? C2，工作速度大为提高。
3?应用例 4.2.2 设计 8421BCD码 A3A2A1A0?a3a2 a1a0,而
a3a2 a1a0是小数部分,A3A2A1A0是整数部分，试设计一个电路将该数四舍五入。
1?设计思路
（ 1）当 a3a2 a1a0>4时,A3A2A1A0+1。
要实现这个功能，可将设计分解为两步：
1）进行比较；
2）加 1。
（ 2）因为 74283进行的是二进制数求和，而并非
8421BCD求和。这样电路就存在一个调整问题 （即：
十进制调整） 。
即：二进制数,0000 ~ 1111；
8421BCD,0000 ~ 1001，
1010~ 1111为非法码。
因此，当和 ≥10时，要加较正项 0110。正确显示为,0001 0000。
例二：二进制加法 /减法器例三,十进制加法器（习题 4-17）
例四,如图（ 1）所示，请分析这个电路完成什么功能？
解,本电路完成 4位二进制数转换成两位 8421BCD
码的电路。
如图（ 2）所示，请分析这个电路完成什么功能？
解：本电路完成 4位二进制数转换成两位 8421BCD码的电路。
4.18 解,
8421BCD码 + 0011=余 3BCD码
4.19 解,设计思路,用同余的概念,也就是说
(0011)余 3BCD → (0000)8421BCD,
0011+?=(1)0000
即,10000 – 0011 = 1101
4.20 解,设计思路,(1)分析真值表可知
1） 0000 ~ 0100 两者是相同的。
即,8421BCD = 5421BCD
（ 2）根据题目要求只提供用
74283芯片，因而不可以考虑
7485芯片（比较器），设计采用同余的概念来实现电路。
根据以上的分析，采用两片 74283芯片设计电路。
2）当 8421BCD码等于 0101
时,5421BCD码等于 1000。两者相差 0011。即,
8421BCD+0011=5421BCD
① 当 8421BCD=0000 ~ 0100时,8421BCD+？ ≤ 1111，
（ I）片的 CO=0,Ⅱ 片为 0000+8421BCD。
② 当 8421BCD ≥ 0101时,8421BCD+？ ≥1111,（ I）
片的 CO=1,Ⅱ 片为 0011+8421BCD。
即,10000 – 0101 = 1011。
4.21 解,
第五章 触发器 (Flip — Flop)
一、基本触法器（ RSFF）
（一）、用与非门构成的基本 RSFF
2,特征方程 (重点 )1,状态转移表
5?激励表
6?工作波形
5.4 对于图 P5.4电路,试导出其特征方程并说明对 A?B的取值有无约束条件。
解,(1)列真值表
(2) 特征方程 (3) 对 A?B的取值无约束条件。
5.8 维阻 D触发器构成的电路如图 P5.8所示，
试作 Q端波形。
CP
RD
Q
解：特征方程为：
Q端波形如上所示。
5.10 画出 P5.10中 Q端的波形,设初态为,0” 。
CP
Q
A
解：特征方程为：
讨论,A=0时，翻转；
A=1时，保持。
5.11 画出 P5.11中 Q端的波形,设初态为,0” 。
Q
5.14 试作出图 P5.14中 Q端和 Z端的波形。设
Q的初始状态为,0”。
解：特征方程
5.13 画出图 P5.13电路中 Q1和 Q2 的波形。
解：特征方程为,
Q1
RD
CP1
CP2
Q2
讨论,A=0时，翻转； A=1时，保持。
5.15 画出图 P5.15中 Q端的波形。
解：
5.17 试作出图 P5.17中 Q1和 Q2的波形。 (方法一 )
解：特征方程,
CP1=CP ⊕ Q2
CP2=Q1
讨论：
5.18 试作出图 P5.18电路中 Q1和 Q2的波形
(设 Q1的初态均为,0”),并说明 Q1和 Q2对于
CP2各为多少分频。
5.19 已知电路图 P5.19,试作出 Q端的波形,
设 Q的初态为,0”。
解：特征方程
Q
第六章 时序逻辑电路小结,时序电路 =组合电路 + 存储电路
1,工作描述可用以下四组方程来描述,
激励方程?状态方程?输出方程?时钟方程。
2.分类
(1) 按模型分类
mealy型 —Z(tn+1)不仅与 X(tn)有关,还和 Q(tn)有关。
Moore型 —Z(tn+1)只与 Q(tn)有关，而和 X(tn)无关。
（ 3）按时钟分类同步,只有一个 CP信号。
异步：有多个 CP信号。
3.时序电路的分析目的,是为了找出该电路输出和输入之间的逻辑关系,
以确定电路的逻辑功能。
（ 1）分析电路中哪些部分是组合电路。
1）找出电路中哪些部分是组合电路。
2）找出电路中哪些部分是存储电路。
3）找出输入 X和输出 Z。
4）确定电路是同步还是异步电路。
（ 2）写出四组方程
（ 3）作状态转移表?状态转移图或波形图。
（ 4）叙述电路的逻辑功能。 （难点）
功能,具有自启动能力的Ｍ＝６的同步加法计数器。
6.8分析图 P6.8电路，画出其全状态转移图并说明能否自启动。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
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1J
C1
1K
1J
C1
1K
1J
C1
1K
CP
Q
Q Q
1
2 3
图 P 6.8
解,(1)分析电路结构
(2)写出四组方程
① 时钟方程
② 各触发器的激励方程
③ 各触发器的次态方程
CP1 = CP2 = CP； CP3 = Q1
K2 = 1
J1 = 1 ；
Q2nK3 = J3 = 1 ；
Q3nJ2 = ；
Q2nK1 =
④ 电路的输出方程,无
Qn+1=[ Qn + ]· Q13 3 2Qn
Qn+1=[ Qn ]· CP2 3 2Qn
Qn+1=[ Qn + ]· CP1 1 2Qn
(3)作状态转移表、状态转移图次态方程卡诺图
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
Q1n+1=[?Q1n+Q2nQ1n]·CP?,
Q2n+1=[?Q3n?Q2n]·CP?,
Q3n+1=[?Q3n+Q2nQ3n]·Q1?,
1
1 1 1
序号 Q 3 Q 2 Q 1
0
1
2
3
4
0 0 0
0 1 1
0 0 1
1 1 0
1 0 1
偏离状态
010? 001
100? 101
111? 1 0 1
状态转移表
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
1
1 1 1
Q3Q2Q1
图 P6.8的 状态转移图
000
偏离状态有效循环
011 001
110101 010
100 111
(4)电路的逻辑功能描述逻辑功能,该电路是一个 M=5的具有自启动性的异步计数器
4.寄存器和移存器
(1)寄存器
——用来存储,0”或,1”的一组二值代码的电路。
介绍的典型芯片 74175：
结构特点,各 FF之间没有连接，各自独立工作。
① CP1=CP2=CP3=CP4=CP（同步存数）
② 有 Q和 Q输出。
要求掌握,功能表 和 管脚图 。
（ 2）移存器
——暂存数码 +移位功能 （具有两种功能）
结构特点,各 FF之间有联系，除第一级外的各 FF的数据输入端均连接相邻 FF的输出端。
两者在功能上的相同之处,都能暂存数据。
不同之处,移存器具有移位功能。
寄存器无移位功能。
强调,移存器中所使用的 FF必须是 无空翻的 FF。否则，
工作时会出现逻辑错误。
移存器的分类：
按移位方向分类单向双向按 IN/OUT方式分类典型芯片介绍了 74194,74195,74165,
其中,▼ 74194为重点掌握的芯片
74194是四位串入?并出 —串出?并出双向移存器。
要求掌握：
① 74194芯片的功能和管脚图。
② 应用：扩展和实现数据转换。
请看习题 6.4? 6.5
例三,试分析下图电路,完成要求 1和要求 2。
1,74194的状态转移表右移注意别上当
A2 A1 A0
Q0 Q1 Q2 Q3 DSR F
0 0 0 0 1 D0=0
1 0 0 0 1 D4=1
1 1 0 0 1 D6=0
1 1 1 0 1 D7=1
1 1 1 1 0 D7=1
0 1 1 1 0 D3=0
0 0 1 1 0 D1=1
0 0 0 1 0 D0=0
例四,用一片 74194和若干与非门设计一个产生序列码为 110100,··· 且能自启动的序列信号发生器。要求：导出 DSL的表达式并画出电路。
解,110100,110100
2,F端输出的序列信号为,
F= 01011010
电路图五?分析下图的模长及自启动性。要求列出状态转移真值表，并写出 Q3的输出序列。
解：
1）写出激励函数
D3= Q2；
D2= Q1；
D1= Q0；
D0= Q3⊕ Q2。
LD=Q0+ Q1+ Q2+ Q32）列出状态转移表
Q3 Q2 Q1 Q0
0 0 0 1
0 0 1 0
0 1 0 0
1 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
1 0 1 0
0 1 0 1
1 0 1 1
0 1 1 1
1 1 1 1
1 1 1 0
1 1 0 0
1 0 0 0
LD=Q0+ Q1+ Q2+ Q3
当 Q3Q2Q1Q0= 0000时,即,
LD=1,计数
0000→0001 √
D0= Q3⊕ Q2
偏离状态,0000→0001 √
电路具有自启动
3)求出 Q3序列为,000100110101111
例七：试用 74194及 74151设计产生序列
11100010011010,···要求电路具有自启动性。
解,11100010011010,111000 ···
降去 Q3,
↓
注意,要使电路具有自启动性，
0000一定要取,1‖，
才能使 0000→0001。
1111一定要取,0‖，
才能使 1111→1110。
↓
注意,要使电路具有自启动性，
0000一定要取,1‖，
才能使 0000→0001。
1111一定要取,0‖，
才能使 1111→1110。
例九,分析下图电路,写出状态转移表 (设初态
Q3 Q2 Q1 Q0=0111)。
解,74161：
D0=Q1⊕ Q2,D1= Q0,D2= Q1
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2 F2= Y
列状态转移表
Q2 Q1 Q0 F1 F2
1 1 1 1 1（ D7）
1 1 0 1 1（ D6）
1 0 0 1 1（ D4）
0 0 1 0 0（ D1）
0 1 0 0 0（ D2）
1 0 1 1 0（ D5）
0 1 1 0 0（ D3）
1 1 1 1 1（ D7）
74151,
D0= D1= D2= D3=D5=0,
D4= D6= D7= 1
A2= Q2,A1= Q1,
A0= Q0 。
F1= Q2
F2= Y
74161：
D0=Q1⊕ Q2,
D1= Q0,D2= Q1
6.41 试写出图 P6.14中 74194输出 Q0 处的序列信号。
解：
Q0=1,01110100110001,01…
=14
6.42 用 74194设计序列发生器产生序列信号,
(1) 1110010,…;
(2)101101,… 。
解,1110010,1110010
DSR=Q2Q1+ Q2Q1+ Q1Q0
（ 2） 101101,… DSR=Q0+Q1=Q1Q0
检查自启动,
00→01
5.计数器二进制计数器
SSI
DFF
JKFF
同步异步
MSI 74161
74163
十进制计数器 74160
6.11试用 JKFF设计符合图 6.11波形，并且具备自启动性的同步计数电路。
解,1）根据波形列状态转移表解,1）根据波形列状态转移表
2) 根据状态转移表知：有 6个有效状态和 2个偏离态，偏离态的输出先按任意项处理，由此可得次态方程卡诺图为：
在上面卡诺圈的圈法下，检查自启动性：
偏离态 001的次态为
110，偏离态 111的次态是 101，两个偏离态都能进入有效循环，
因此,以此圈法设计的电路具有自启动性。
3) 电路图和状态转移图略。
解,(1) 异步二进制加法计数器四位 异步二进制加法计数器的波形：
解,（ 1）异步二进制减法计数器四位 异步二进制减法计数器,
MSI
（ M>N）
异步级联 ——前级的 QCC输出经过一个反相器，加入后级的 CP2。 N=N1·N2。
同步级联 ——CP1= CP2=CP,I片的
P=T=1,Ⅱ 片的 P=T=QCC（ I）。
实现的方法：
整体预置,0‖，或 整体复,0‖。
6,移存型计数器 （采用的典型芯片为,74194）
典型电路环型计数器,
特点,原码反馈。
优点,电路结构简单，不需要另加译码器。
缺点,FF的利用率不高，不具有自启动性，
需要人工干预。
扭环计数器：
特点,反码反馈。
优点,FF的利用率提高了一倍。
缺点,不具有自启动性，需要人工干预。
电路不具备有自启动性。
为使电路具有自启动性，需要对 激励函数进行修改。其示意图如下：
110
11
001
0?0?0
10110100Q4Q3
Q2Q1
Q 1n+1
0010→0101→1010→0100→1000√
0110→1101→1010→0100→1000 √
1001 →0010 →0101 →1010 →0100 →1000 √
1011→0110 →1101 →1010 →0100 →1000 √
修改激励函数，考虑自启动。
修改激励函数，考虑自启动。
1001 →0010 →0101 →1010 →0100 →1000 √
1101 →1010→0101 →1011 →0110 →1100 √
修改激励函数，考虑自启动。
1001→ 0010→0101→1011→0110→1101→ 1010 → 0100 → 1000√
6.35 用 DFF设计移存型序列信号发生器，要求产生的序列信号为 (1) 11110000… ；
解：① 求触发器的级数
1l o gl o g 22 MnM
得 n = 3 。
② 列状态转移表
M=8，由
111
111
模数状态转移路线Q1Q2Q3
M=1
×
Q4 Q3 Q2 Q1 状态转移路线 模数 D1
1 1 1 1 0
1 1 1 0 0
1 1 0 0 0
1 0 0 0 0
0 0 0 0 1
0 0 0 1 1
0 0 1 1 1
0 1 1 1 1
1 1 1 1
M=8
√
③ 取 n=4，列状态转移表及相应 D1的值。
④ 求激励函数 D1
Q4Q
3
Q2Q1
010
00?011
101
11100
10110100
D1
D1 = Q4
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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B
D a t e,1 3- A p r - 20 02 S he e t o f
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1D
C1S
1D
C1S
1D
C1S
Q Q Q
123
CP
1D
C1S
Q
4
⑤ 画电路图 (不考虑自启动 )
D0=Q3 + Q2Q1
检测自启动：
0010→0101→1011→0111√
0110→1101→1010→0101√ 0100→1001→0010√
考虑自启动性
7,序列码发生器计数型 =计数器 +组合电路
SSI:门 +FF实现
MSI:74161+74151
反馈移存型 =移存器 +组合电路给定序列码给定序列长度最长线性序列码,m序列码的设计,M=15
M=2n=16
M< 2n –1
8,时序脉冲发生器计数器 +译码器
SSI,门和 FF构成。
MSI,74161 和 74138构成。
9,顺序脉冲发生器
(1)概念能产生顺序脉冲的 电路 称为 顺序脉冲发生器 。又称为 分配器 。
(2)分类 节拍分配器脉冲分配器考虑冒险,（上升沿触发）
9,时序电路设计问题的提出 抽象 原始状态图 化简 最简的状态转移图状态分配电路设计 确定 FF
获得电路方程
6.2 试作出 101序列检测器的状态图。该同步电路有一根输入线 X，一根输出线 Z，对应于输入序列 101的最后一个,1‖，输出 Z=1，其余情况下输出为,0‖。
(1) 101序列可以重叠，例如：
(2) 101序列不可以重叠，例如：
X,010101101 Z,000101001
X,0101011010 Z,0001000010
(1) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(1)的示意图
S0：起始状态，准备检测。
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测定义状态：
题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
可导出原始状态转移表：
S1和 S3是等价状态，
可以合并为一个状态。
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S1和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/1
1/0
S0：准备；
S1：收到 1；
S2,10；
(2) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(2)的示意图
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测
S0：起始状态，准备检测。
题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(不可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
可导出原始状态转移表：
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/11/0
S0：连续收到 101；准备；
S1,1；
S2,10；
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
11
0
1
1
0
C
D
A
B
XX
Z (t )
0DD
0BC
0CB
0AA
00
N (t )
S (t )
6.3 对下列原始状态表进行化简：
解,1）列隐含表：
×
× AD
BC × ×
2）再比较所有的等价类为,(A,D),(B,C)。
a b
3）列最小化状态表为：
(b) 解,1）画隐含表：
2）再比较,AC,BD,EG,HF,之间互为等价隐含条件，所以分别等价。
(A,C),(B,D),(E,G),(H,F)
a b e f
3)列最小化状态表：
例十：原始状态转移表如下表所示，完成以下项目。
1,作该表的状态化简隐含表 ;
2,在状态 A? B? C? D? E中共有 ＿ 个等价对,
它们分别是 ＿＿＿＿＿＿＿＿ ;
3,在状态 A? B? C? D? E中共有 ＿ 个最大等价类,它们分别是 ＿＿＿＿＿＿＿＿ 。
解：
(1)555定时器。
第七章 脉冲信号和变化
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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B
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F i l e,H,\数电插图 \ 第七章 \ 第七章 D r a w n B y,
+
-
-
+
C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
5
2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
555定时器的内部电路包括以下几部分,
（ 1） 一个由三个相等电阻组成的分压器 ;
（ 2）两个电压比较器,C1,C2 ;
（ 3）一个 基本 SR触发器 ;
（ 4）一个晶体管 T。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
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B
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F i l e,H,\ 数电插图 \ 第七章 \ 第七章 D r a w n B y,
+
-
-
+
C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
5
2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
1.分压器
① 5脚悬空时，,；CCR UU 322? CCR UU 311?
② 5脚外接控制电压 UCO时,。 CORCOR UUUU 21,12
注,当 5脚不加控制电压时，通常经过一个 0.01μF的电容接地，以抑制干扰。
控制电压输入端
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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F i l e,H,\ 数电插图 \ 第七章 \ 第七章 D r a w n B y,
+
-
-
+
C1
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
5
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8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
2.电压比较器
U+≥U-时,Ci＝ 1；
U+＜ U-时,Ci＝ 0。
高触发输入端低触发输入端
3.基本 RS触发器
R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 不定异步清零端
4.放电三极管
T是一个集电极开路的放电三极管。
当 Q=0?Q＝ 1时,T导通,相当于开关闭合,7端口对地短接。
当 Q=1?Q＝ 0 时,T截止,相当于开关断开,7端口悬空。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
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B
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-
-
+
C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
5
2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
Q
7
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
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C1
C2
高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
6
5
2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,0,32131)1( 62 RVUSVU CCCC
Q=1,T截止
1.当 RD=0时,Q=0,T导通
2.当 RD=1时
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C1
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,0,32031)2( 62 RVUSVU CCCC
Q,T保持
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A
B
C
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D
C
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C1
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,1,32031)3( 62 RVUSVU CCCC
Q=0,T导通
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A
B
C
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C
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C1
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高触发输入端
( 阀值输入 T H )
控制电压输入端低触发输入端
( 触发输入 T R )
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2
8
1
5 k Ω
5 k Ω
G N D
T
Q
Q
R
S
R
R D
Q 输出端放电端直 接 置,0,端
4
D I S
( a ) 结构原理图
3
7
V
CC
D
二、功能分析
。；,1,32131)4( 62 RVUSVU CCCC
不允许多谐振荡器是一种常用的 脉冲信号产生电路 。
工作特性：
1,自激振荡器 －－在接通电源后，不需外加触发信号，
便能自动产生矩形脉冲；
2、矩形波中除基波外，还含有丰富的高次谐波－－故称为 多谐振荡器 。
3、具有两个暂稳态；
7.3 555定时器应用一、自激多谐振荡器自动触发自动返回暂稳态 0
暂稳态 1
暂稳态 0
要求掌握,555定时器构成的自激多谐振荡器的参数计算
（ TPH,TPL,T,f,q）。
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C
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555
3
Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
工作原理
① 刚接通电源时：
1100 oC uSRVu,，，则；第一暂稳态
t
VCC
uC
CCV3
1
CCV3
2
0
0
tu
O
7
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A
B
C
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C
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3
Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
② 充电阶段：；第一暂稳态 1)0(1032 oCCC uSRVu,或，，则
00132 oCCC uSRVu,，，则；第二暂稳态
t
VCC
uC
CCV3
1
CCV3
2
0
0 t1 t2
uO+
1 2 3 4 5 6
A
B
C
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D
C
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Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
③ 放电阶段：；第二暂稳态 00)1(031 oCCC uSRVu,，或，则
11031 oCCC uSRVu,，，则；第一暂稳态
t
VCC
uC
CCV3
1
CCV3
2
O
O
t
t1 t2 t3
uO
+
TPH
TP
L
t5 t
VCC
uC
CCV3
1
CCV3
2
O
O
t
t1 t2 t3 t4
uO
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A
B
C
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D
C
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Q
R
V
R
C
cc
u
u
A
B
(a) 电路
C
O
3.矩形波参数
CRRT BAPH )(7.0 CRT BPL 7.0
CRR BAH )(? CR BL
CRRT BAPH )(7.0
CRT BPL 7.0
CRR BAH )(?
CR BL
CRR
TTT
BA
PLPH
)2(7.0
%502
BA
BA
PLPH
PHW
RR
RR
TT
T
T
tq
TPH
TP
L
t5 t
VCC
uC
CCV3
1
CCV3
2
O
O
t
t1 t2 t3 t4
uO
4.占空比可变的多谐振荡器图 7.3.2 占空比可调的多谐振荡器
1 2 3 4 5 6
A
B
C
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2
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4
5
6
7
8
0,0 1u F
1k Ω
10 k Ω
1k Ω
R
R
C
D
D
555
V
cc
A
B 1
2
u
O
CRT APH 7.0
CRT BPL 7.0
CRR
TTT
BA
PLPH
)(7.0
BA
A
PLPH
PHW
RR
R
TT
T
T
tq
例,试用 555定时器设计一个振荡周期为 1秒，
输出脉冲占空比 q=2/3的多谐振荡器。（取
C=10?F）
解：
由于 C=10?F，
得：由 322
BA
BA
RR
RRq
BA RR?
得：由 1)2(7.0 CRRT BA11.2CR A
KRR BA 48所以电路图如下所示。
1 2 3 4 5 6
A
B
C
D
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D
C
B
A
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1
2
3
4
5
6
7
8
0,0 1u F
47 k Ω
2k Ω
47 k Ω
R
R
C
555
V
cc
A
B
u
O
10 uF
要求掌握,555定时器构成的自激多谐振荡器的参数计算（ TPH,TPL,T,f,q）。
7.3.2施密特触发器要求掌握,555定时器构成的施密特触发器的分析，能根据
ui画出 uo的波形。
施密特触发器是一种常用的 脉冲信号整形电路 。
1、工作特性：
① 具有 两个稳态 ；
② 属于 电平触发,缓慢变化的信号也可以作为输入信号，
当输入信号达到某一特定值时，输出电平就发生突变；
③ 输入信号从低电平 上升时,电路状态转换时对应的输入电平，与输入信号从高电平 下降时 对应的 输入转换电平不同 。
利用以上这三个特点不仅能将缓慢的信号波形整形为边沿陡峭的矩形波，而且可以将叠加在矩形脉冲高、低电平上的噪声有效地清除。
O
uI
uO
UOH
UOL
TU?TU
uI 增大 时与 上限阈 值 比特点,
uI 减小 时与 下限阈 值 比上限阈值电压
(二 ) 主要静态参数回差电压?TU
下限阈值电压
TU
回差电压
UT = UT+ – UT–
(a)施密特反相器的电压传输特性与符号
(b)施密特缓冲器的电压传输特性与符号
uI
2.由 555定时器构成的 施密特触发器将 555定时器的 2和 6端连在一起作为输入信号，即可得到 施密特触发器。
由于比较器 C1和 C2的参考电压不同，因而基本 RS触发器的置 0信号（ vc1）和置 1信号（ vc2）必然发生在输入信号 vi的不同电平。因此，输出电压 uo由高电平变为低电平和由低电平变为高电平所对应的 vi的值也不相同，这样就形成了 施密特触发特性。
，,CCTCCT VUVU 3132 CCT VU 31
O
(b) 特性
uO
uI?TU?TU
图 7.3.4 555定时器构成的施密特触发器
(a) 电路
1 2 3 4 5 6
A
B
C
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D
C
B
A
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Vc c V ' c c
12
3
4
5
6 78 u'
0,0 1u F
u
u
O
O
I
555
强调注意,由 555定时器构成的施密特触发器一定是反相器。
t
t
uO
uI
TU
O
O
TU
(a)波形变换
uI uO
3.施密特触发器典型应用施密特触发器可以将 边沿变化缓慢 的周期性信号变换成边沿陡峭的 矩形脉冲 信号。
缓冲器施密特触发器可以将 边沿变化缓慢 的周期性信号变换成边沿陡峭的 矩形脉冲 信号。
反相器普通反相器和施密特反相器的比较
A Y1
普通反相器
uA
UTH
uY
TTL,1.4 V
CMOS：
DD2
1V
施密特反相器
A Y
uA
UT+
UT–
上限阈值电压下限阈值电压
uY
回差电压, TTT UUU
施密特可以实现反相器：
7.1 在图 P7.1 555定时器构成的多谐振荡器中设
RA=RB=5kΩ,C=960pF。试求输出波形的振荡频率
f及占空比 q。
解：输出波形的振荡周期为：
CRRTTT BAPLPH )2(7.0
s5
123
100 0 8.1
109 6 010157.0
＝
振荡频率为
K H z
Hz
T
f
99
109.9
100 0 8.1
11
4
5
7.2 对于图 P7.2占空比可调的多谐振荡器：
(1)试计算其 q最大值 qmax和最小值 qmin；
(2)说明该电路在改变占空比时振荡频率 f是否发生变化，原因何在？
BA
A
PLPH
PHW
RR
R
TT
T
T
tq
%7.91
12
11
m a xq
%3.8121m i nq
解,(1)
7.2 对于图 P7.2占空比可调的多谐振荡器：
(1)试计算其 q最大值 qmax和最小值 qmin；
(2)说明该电路在改变占空比时振荡频率 f是否发生变化，原因何在？
（ 2）该电路在改变占空比时振荡频率 f不发生变化。
因为
CRRTTT BAPLPH )(7.0
而 为常数。)( BA RR?
7.5 己知施密特反相器的输入信号如图 P7.4所示．试作出对应的输出波形 Uo。
7.5 己知施密特反相器的输入信号如图 P7.4所示．试作出对应的输出波形 Uo。
uOH
uOL
uO
O
O t
t
UT+
UT
-
uI
第八章 D/A和 A/D变换一、主要技术指标
1.精度：用分辨率、转换误差表示
2.速度：用转换时间、转换速率表示二,DAC的主要参数
1.分辨率 ---输出模拟电压应能区分 0 ～ 2n-1共 2n个输入数字量。
LSB,Least Significant Bit
输入变化 1LSB时，输出端产生的电压变化。
MSB,Most Significant Bit
(1) 用输出的电压（电流）值表示
122 n
Om
n
REF uUR
例 1 已知 uOm=5V,n=10，则例 2 倒 T型网络 DAC的 uOm=10V，试问需多少位代码，才能使分辨率 R′达到 2mV。 ( Rf =R)
解 由题意知：
mVuR n Om 512 512 10
3102R
3102
12
10
n
13?n
(2) 用百分比表示
12
1
)12(
2
2
n
n
n
R E F
n
R E F
Om
U
U
U
u
R
用输出模拟电压的最小值与最大值的比值表示。
即,
(1) 绝对误差：实际值与理想值之间的差值。
(2) 相对误差：绝对误差与满量程的比值。
2,转换精度
D/A转换器的转换精度是指输出模拟电压的 实际值与理想值之间的误差 。
(3) 用位数 n表示从输入的数字量发生突变开始，直到输出电压进入与稳态值相差 ±?LSB范围以内的这段时间。 目前单片集成 D/A转换器（不包括运算放大器）的建立时间最短达到 0.1微秒以内。
3.建立时间 tset
tset
±?LSBuO
t
A/D转换是将模拟信号转换为数字信号,转换过程通过 采样,保持,量化和编码 四个步骤完成 。
一,A/D转换器的基本工作原理采样 保持 量化 编码uI DO
模拟量输入 数字量输出
8.3 模数转换 A/D
采样开关采样是将时间上连续变化的信号 转换为时间上离散的信号 。
1.采样和保持采样过程采样脉冲输入模拟信号采样输出信号
ma xf2f s?
将时间上连续变化的模拟量转换为一系列等间隔的脉冲，
脉冲的幅度取决于输入模拟量。
2.量化与编码
① 舍尾方法
② 四舍五入方法输入的模拟电压经过采样保持后,得到的是 阶梯波 。 而该阶梯波仍是一个可以连续取值的模拟量,但 n位数字量只能表示 2n个数值 。 因此,用数字量来表示连续变化的模拟量时就有一个 近似问题 。
量化 是指将采样后的样值电平归化到与之接近的离散电平上，这个过程就称为 量化 。用二进制数码来表示各个量化电平的过程称为 编码 。取样保持后未量化的 Uo值与量化电平 Uq
值通常是不相等的，其差值称为 量化误差 ε，即 ε=Uo-Uq。
111
110
101
100
011
010
001
000
0V
1V
7/8
6/8
5/8
4/8
3/8
2/8
1/8
0
四舍五入法舍尾法量化电平量化误差量化误差
= 1= 1/2?
=2/16V
编码 编码量化单位
=1/8V
量化单位
15/16
13/16
11/16
9/16
7/16
5/16
3/16
1/16
0V
1V量化电平
111
110
101
100
011
010
001
000
111
110
101
100
011
010
001
000
14/15
12/15
10/15
8/15
6/15
4/15
2/15
0
量化误差
= 1/2?
=2/15V
量化单位量化电平 编码三,ADC的主要参数
1.分辨率,所能分辨的输入模拟量的最小值。
(1) 用输入的电压（电流）值表示
nn
R E F UUR
22
Im
A/D转换器的分辨率习惯上以二进制数或 BCD
码位数表示。与一般测量仪表的分辨率表达方式不同，不采用可分辨的输入模拟电压相对值表示 。
例 已知一 ADC为 10位,UREF=5V，则：
mVmVUR nR E F 588.42 52 10
(2) 用百分比表示
n
R E F
n
R E F
U
U
U
uR
2
12
Im
例如,ADC0809的分辨率为 8位，即该转换的输出数据可以用 28个二进制数进行量化，其分辨率为 1LSB(数字量的最小的单位 )。用百分比表示，则其分辨率为：
量化误差是由于有限数字对模拟数字进行离散取值
（量化）而引起的误差。因此，量化误差理论上为一个单位分辨率，即 ± 1/2 LSB。提高分辨率可减少量化误差。
(3) 用位数 n表示例如,五位十进制可把信号分为 105层,最小的量化单位是 10-5,量化误差为十万分之一。
例如,十位二进制可把信号电压分为 210=1024层，
最小的量化单位是 2-10=1/1024，量化误差小于
0.1﹪ 。
结论,A/D转换器的最小量化单位越小,所需的电路元件的数量越多,每个元件的精度要求也越高。所以,A/D转换器的量化误差大小应根据具体应用而定。
(1)绝对误差,
与输出数字量对应的理论模拟值与产生该数字量的实际输入模拟值之间的差值绝对误差与额定最大输入模拟值（ FSR）的比值，通常用百分数表示。
(2)相对误差,
2,转换精度它表示 A/D转换器实际输出的数字量和理论上输出的数字量之间的误差 。
3.转换时间和转换速率转换时间被定义为 A/D转换器完成一次完整的转换所需时间，即从输入端加入模拟信号到输出端出现相应数码的时间。转换速率为转换时间的倒数。
在实际应用中,A/D转换器的转换速度主要取决于转换电路的类型,不同类型 A/D转换器的转换速度相差很大 。
① 双积分型 A/D转换器的转换速度 最慢,需 几百毫秒 左右；
② 逐次逼近式 A/D转换器的转换速度 较快,需 几十微秒 ；
③ 并行比较型 A/D转换器的转换速度 最快,仅需 几十纳秒 时间 。
8.1 有一个 DAC电路,n=8，其分辨率是多少？
解：分辨率 =1/（ 2n-1） =1/（ 28-1） =0.392%
8.2 DAC和 ADC的主要技术指标是什么? DAC
和 ADC的主要参数有那些?
解,DAC和 ADC的主要技术指标是有两个,精度和速度。
DAC的主要参数有分辨率、转换精度和建立时间。
ADC的主要参数有量化误差、分辨率、转换精度和转换速度。
8.3 若倒 T型 DAC电路中 R=RF=10KΩ,UREF=5V,求对应输入 011,101,110这 3种情况下的输出电压。
1
0
22
n
i
i
i
n
FREF
o DR
RUu
解：
当输入数字量为 011时，输出电压 uO为：
VDRRUu
n
i
i
i
n
FR E F
o 8
153
2
52
2 3
1
0
当输入数字量为 101时，输出电压 uO为：
当输入数字量为 110时，输出电压 uO为：
8.5 有一个 ADC电路,UI=10V,n=4,试分别求出舍尾量化和四舍五入量化方式时的量化单位?。如果
UI=6.28V，则转换后的数字量分别为什么？
8.4 一个 8位逐次逼近式 ADC要求转换时间小于
200ns，则时钟周期 TCP应为多少？
解：逐次逼近式 ADC转换器完成一次转换所需要的节拍数为（ n+1）,其中 n为二进制代码的个数，
完成一次转换所需的时间为 (n+1)TCP，其中 TCP为时钟脉冲周期。
因此,(n+1)TCP≤200ns
TCP≤200/9=22.2ns。
1111
1110
1101
1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
15/16
14/16
13/16
12/16
11/16
10/16
9/16
8/16
7/16
6/16
5/16
4/16
3/16
2/16
1/16
0
四舍五入法舍尾法量化电平编码
0V
10V
量化电平 编码
uI=6.28
量化单位
=1/16× 10 V
=0.625V
最大量化误差
= 1?
30/31
28/31
26/31
24/31
22/31
20/31
18/31
16/31
14/31
12/31
10/31
8/31
6/31
4/31
2/31
0
1111
1110
1101
1100
1011
1010
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
量化单位
=2/31× 10V
=0.645V
最大量化误差
=
6.25V
6.875V
6.45V
6.13V
6.28在 9.5?~10?
之间。
6.28在
10?~11?
之间。
例,有一个 ADC电路,UREF=5V,n=4，试分别求出采用四舍五入量化和舍尾量化方式时的量化单位△。
如果 uI=3.9V，则转换后的数字量分别为多少？若用自然二进制码表示转换后的数字量，则对应的代码分别是什么？
解,1.采用四舍五入量化方式：
量化单位 )(3 2 3.0531212 21 VU R E Fn
，）之间，被量化为在（ 10)12(5.12~5.11Iu
。）：（相应的自然二进制码为 自然二进制码1100
例,有一个 ADC电路,UREF=5V,n=4，试分别求出采用四舍五入量化和舍尾量化方式时的量化单位△。
如果 uI=3.9V，则转换后的数字量分别为多少？若用自然二进制码表示转换后的数字量，则对应的代码分别是什么？
解,2.采用舍尾量化方式：
)(313.0516121 VU R E Fn量化单位
，））之间，被量化为（在（ 101213~12Iu
。）：（相应的自然二进制码为 自然二进制码1100
举例,已知 4位倒 T型 DAC，输入数字量为 1101
,uREF = - 8V,Rf=R，则输出模拟量 uO=?
解：
VDUu nR E FO 5.6)148(2 82 4
例 1 已知 uOm=5V,n=10，则例 2 倒 T型网络 DAC的 uOm=10V，试问需多少位代码，才能使分辨率 R′达到 2mV。 ( Rf =R)
解 由题意知：
mVuR n Om 512 512 10
3102R
3102
12
10
n
13?n
第九章 半导体存储器一、存储器的主要指标存储容量 和 工作速度（看习题 9.7题）
二?存储器的分类
9.1 ROM
一,ROM的特点,数据写入后，即使在切断电源后，
信息也不会丢失。所以，只读存储器常用于 存放常数?固定函数?固定程序 等固定不变信息。
二?ROM的逻辑关系属于组合逻辑电路译码器部分的输出变量和输入变量（包括原变量和反变量）构成,与,的关系。
存储矩阵和输出电路部分的输出变量和存储矩阵的输入变量构成,或,的关系。
三,ROM的应用
1.实现组合逻辑函数例 9.1.1 试用 ROM实现如下组合逻辑函数解,首先应将以上两个逻辑函数化成由最小项组成的标准“与 -或”式,即
9.7 有容量为 256× 4,64K× 1,1M× 8,128K× 16为的 ROM,试分别回答,
这些 ROM有多少个基本存储单元?
这些 ROM每次访问几个基本存储单元?
这些 ROM个有多少个地址线?
答,(1) 分别有 1024个,1024× 64个,1M× 8个,
128K× 16个。
（ 2）分别为 4个,1个,8个,16个。
（ 3）分别有 8,16,20,17条地址线
9.2 随机存储器 (RAM)
根据存储单元的工作原理，可分为,
SRAM （ Static Random Access Memory）
DRAM （ Dynamic Random Access Memory ）
扩展的方法有两种,位扩展 和 字扩展 。
强调,位扩展不需要增加地址线，而字扩展则需要增加地址线数。
1,位扩展 (位数不够用,字数足够用 )
例一,采用 2片 2114 （ 1024× 4位）芯片，并联在一起，构成 1024 × 8位的存储器。
2,字扩展 （字数不够用，位数够用）
例二：用一片 2/4译码器和四片 2114实现
4096字节 × 4位的存储器。
例三：试用 1K × 4位的 2114RAM扩展一个
4K × 8位的存储器。
解,（ 1）确定芯片数 N：
N= （ 4K / 1K ） × （ 8 / 4）
= 8（片）
（ 2）确定地址系数 D：
2D=4096,D =12 。
（ 3）用 8片 1K × 4位的 2114RAM芯片，经字位扩展构成的存储器，如图 9.2.8
所示。
例四,RAM2114功能分析和应用。试用 4片
2114和一片 74138组成 2K× 8位的内存单元，
内存单元的寻址范围为,0400H ~ 07FFH；
1C00H ~ 1FFFH。
解,（ 1）将 0400H ~ 07FFH；
1C00H ~ 1FFFH
变成二进制数为：
A15 ~ A10A9 ~ A0 ~ A15 ~ A10 A9 ~ A0
0000 0100 0000 0000 ~ 0000 0111 1111 1111 B；
0001 1100 0000 0000 ~ 0001 1111 1111 1111 B 。
共需要 16条地址线 A15 ~ A0 。
（ 2）将内存单元地址和地址线排列成表所示的形式。
举例：用 PROM和 DFF设计一个 F=0000011的计数型序列码发生器（设初态为 Q3Q2Q1=000）。
解：
状态转移表：
第十章 可编程逻辑器件看布置的习题就可以了。
10.1 10.2,10.9,10.10、
PLD的总体结构：
10.4 PLD的分类一? PLD的集成度分类图 10.4.1 PLD的 密度分类可编程逻辑器件 PLD
低密度可编程逻辑器件 LDPLD
高密度可编程逻辑器件 HDPLD
PROM PLA PAL GAL CPLD FPGA
表 10.4.1 LDPLD的分类与结构名称 与阵列 或阵列 输出部分
PROM 固定 可编程 固定
PLA 可编程 可编程 固定
PAL 可编程 固定 固定
GAL 可编程 固定 可配置注意,LDPLD的分类与结构要记住。
,)7,6,4,3(),,( 0121 mAAAF
。? )7,4,3,2,0(),,( 0122 mAAAF
二?应用举例例一,用 PLA器件实现函数注意,用 PLA器件实现函数 要先化简再打点。
解,用 PLA器件实现，需 3个输入端,2个输出端。
用卡诺图法化简，得出 F1,F2的最简与或式：
01020121 ),,( AAAAAAAF
0112010122 ),,( AAAAAAAAAF
10.7 通用阵列逻辑 GAL
一,GAL16V8总体结构
1,GAL16V8的 管脚图
20个引脚的器件；
最多的输入管脚由 GAL16V8器件内部结构图可知,它是由以下几部分组成,
8个输入缓冲器 ;
8个输出缓冲器 ;
8个输出反馈 /输入缓冲器 ;
1个时钟输入缓冲器 ;
1个选通信号输入缓冲器 ;
8个 OLMC,而每个 OLMC内有 8个 DFF。
1.8× 8个与门，可实现 64个乘积项
(Product Term)。
2.每个与门有 32个输入端（每个乘积项可包含 16个变量）。
3.每个输出端最多只能包含 8个乘积项，当表达式逻辑化简后，乘积项数多于 8个时，则必须适当拆开，再分配给另一个 OLMC。
4.最多有 16个 引脚作为输入端（指 16个输入变量，
CLK不属于输入变量）,最多有 8个 引脚作为输出端。
第十二章 数字系统设计基础数字系统数据处理器控制器
人的手和脚
人的大脑
12.1 数字系统的基本模型一?数据处理器的构成 组合网络寄存器组控制网络数据处理器二?数据处理器的描述三?控制器的构成 （设计难点）
控制器组合逻辑网络状态寄存器（ Q）
模型：
12.2 寄存器传输语言 (RTL)
在数字系统中最常遇到的微操作可分为四类：
寄存器相互传送逻辑运算算术运算移位一、寄存器间的信息传输
A
(a)寄存器 A
… AnAn-1A2A1
(b)寄存器 A的各个位表示
A
(c)寄存器位编号表示
1 n
图 11.2.1 寄存器方块图表示寄存器传送语句为,Y?X,B?A
2.传输操作传送操作通常是 在一定条件下发生的，而这个条件是由逻辑方程来表示的：
实现语句 BATX,1 的逻辑图图 11.2.2
BA:TX 1
控制函数结束控制函数二、算术操作
T2,A←A+B T5,A←A+1
图 11.2.5 完成加和增,1‖操作的方框图
T1+T2,A A+B,C D∨ F
三、逻辑操作四、移位操作
1.右移操作,X←SR （ X）
与之相对应的电路为：
2.左移操作,X←SL （ X,A）
五、条件控制语句
P,IF（条件） Then（微操作 1） Else（微操作 2）
控制函数例如：
T2,IF （ C=0） THEN （ F←1 ） ELSE （ F ←0 ）；
设 F是 1位触发器,C也是 1位触发器，
那么，这个条件语句可以改写成两个一般语句：
C · T2,F←1 ；
C · T2,F←0 ；
需要说明的是,条件语句 IF之后的条件是控制函数的成分，而不是微操做的成分。
12.3 数字系统设计的描述工具一、方框图方框图用于描述数字系统的模型。
二、算法流程图注意：与电路的时序无对应关系。
三、算法状态机图（ ASM图）
1.作用按系统时序来描述系统的工作过程。
2.ASM图符号
(1)状态框
(2)条件框
(3)判断框寄存器操作或输出符号 二进制代码
（ a）状态框 （ b）实例条件分支分支
0 1
分支分支
0 1条件
R ← 0
START
011T3
图 12.3.7 状态框图 12.3.8 判断框
X1 X20× 11
T1
T2 T3 T4
10
（ a）真值表图解分支表示
0 1
T1
X1
T2
T3 T4
X20 1
（ b）变量优先级分支表示图 12.3.9 判断框 3个分支表示图 12.3.11 条件框举例
START
T1
T2 010
0 1
001
E
R←0
图 12.3.10 条件框寄存器操作或输出
3.ASM块
(1)必定包含一个状态框；
(2)表示一个时钟周期内系统的状态；
(3) ASM图与 状态转移图的区别 ；
无法表示 操作 和 输出变量与输入变量的函数关系。
4.各种逻辑框之间的时间关系图 12.3.12 ASM块
A←A+1
T1
T2 010
0 1
001
E
R←0F
T4 100T3 011
0 1
001
100
011
010
00/
01/
1× /
EF/
图 12.3.13 等效状态图
5.ASM图的建立从算法流程图 ASM图原则 1：在算法的起始点安排一个状态；
原则 2：必须用状态来分开不能同时实现的寄存器传输操作；
原则 3：判断如果受寄存器操作的影响，
应在它们之间安排一个状态。
T0
0X/10000 1X/10000
T1
T2
XX/01000
T3 X1/00100
XX/00001
X0/00110
输入 /输出,S1S2/C1C2C3C4C5
图 12.3.20 控制器的状态转移图练习,试画出下图所示算法流程图的 ASM图。要求状态数最少。
S1
A←X,B ←Y,
C ←0,R ←0,
CNT ←0
R≥B
CNT=4
0
0
0
1
1
1
A←SL(A),R ←SL(R),
R0 ←A 3
C←SL(C)
CNT ←CNT+1
R ←R -B,C←SL(C),
C0 ←1,CNT ←CNT+1
S1
R≥B
0
0 1
1
A←SL(A),R ←SL(R),
R0 ←A 3
A←X,B ←Y,C ←0,
R ←0,CNT ←0
C←SL(C)
CNT ← CNT+1 R ←R -B,C←SL(C),C0 ←1,CNT ← CNT+1
T0
T1
T2
CNT=4
0
1
S1
A←X,B ←Y,
C ←0,R ←0,
CNT ←0
R≥B
CNT=4
0
0
0
1
1
1
A←SL(A),R ←SL(R),
R0 ←A 3
C←SL(C)
CNT ← CNT+1
R ←R -B,C←SL(C),
C0 ←1,CNT ← CNT+1
12.4 数字系统的实现图 12.4.4 乘法器的 ASM图
1,数据处理器的设计列出数据处理器的明细表表 12.4.3 乘法器明细表
2.控制器的设计
(1)用每态一个触发器的方法
(2)用数据选择器、寄存器、译码器的方法
