数字电子技术基础制作人：吴亚联湘潭大学信息工程学院组合逻辑电路
.
.
.
当时的输入,.
.
当时的输出构成组合逻辑电路的基本单元是 门电路在前面所学习的组合逻辑电路中，
仅仅决定于而在“时序逻辑电路”中，
时序逻辑电路
.
.
.
当时的输出这就要求时序逻辑电路必须具有记忆功能 !
不仅与
.
.
.
当时的输入有关
.
.
过去的输出而且与有关我们将要学习的,触发器,就具有记忆功能。
第五章 触发器
5.1 概述
5.2 SR锁存器
5.3 电平触发的触发器
5.4 脉冲触发的触发器
5.5 边沿触发的触发器
5.6 触发器的逻辑功能及其描述方法
*5.7 触发器的动态特性内容提要本章介绍具有 记忆 功能的基本逻辑单元 —触发器。
首先介绍作为许多触发器电路基本构成部分的 SR锁存器,然后从 触发方式 和 逻辑功能 两个方面对触发器做分类讲解。
§ 5.1 概述触发器具有什么 功能?
形象地说,它具有“一触即发”的功能。
在输入信号的作用下，它能够从一种状态 ( 0
或 1 )转变成另一种状态 ( 1 或 0 )。
触发器具有什么基本 特点?
1）具有两个能自行保持的稳定状态；
2）根据不同的输入信号可以置成 1或 0状态。
触发器 是构成时序逻辑电路的基本单元，
是能够存储 1位二值信号的基本单元电路。
触发器如何分类?
按 逻辑功能 划分,
SR 触发器 ；
JK 触发器 ；
D 触发器 ;
按 触发方式 划分,
电平触发方式 ；
脉冲触 发方式 ；
边沿触发方式 。
T触发器等等。
Q
DR DS
Q 反馈反馈
SR锁存器可以由 与非门 构成，也可以由 或非门构成，现以 与非门 构成的 SR锁存器为例,
正是由于 引入反馈,才使电路具有 记忆功能 !
一、电路结构与工作原理
& &G
1 G2 与非逻辑,有 0则 1，全 1则 0。
触发器的状态
§ 5.2 SR锁存器
(1) 设 Q的原态为 1 (2) 设 Q的 原 态为 0
01 0 1
1,输入 = 0,= 1 时,
1 1
0 1
DR DS
结论：当 ＝ 0,＝ 1时，无论 Q端的原态是什么,Q最终必为 0(触发器复位） ！
DSDR
Q Q
& &
DR DS
G1 G2
0 1
1 0
Q Q
& &
DR DS
G1 G2
复位（ Reset）输入:DR
0 1 0 0
0 1 1 0
Q,输入信号到来 前 锁存器的状态，即 初 始状态，简称为 初态 (原态 )；
Q *,输入信号到来 后 锁存器的状态,简称为 次态 。
Q Q *
QQ
＆ ＆
0 1DSDR
DSDR
复位
（清零）
SR锁存器 特性表
(1) 设 Q的原态为 0 (2) 设 Q的原态为 1
10
11
1 0
2,输入 = 1,= 0 时,
1 0
DSDR
Q Q
& &
DR DS
G1 G2
1 0
0 1
Q Q
& &
DR DS
G1 G2
结论：当 ＝ 1,＝ 0时，无论 Q端的 原态是什么,Q最终必为 1(触发器置位） ！D
SDR
置位 （ Set）输入:DS
1 0 0 1
1 0 1 1
Q Q
＆ ＆
1 0DR DS
Q Q *
0 1 0 0
0 1 1 0
DR DS
复位
（清零）
置位
（置 1）
SR锁存器 特性表
(1) 设 Q的原态为 0 (2) 设 Q的原态为 1
01
3,输入 = 1,= 1 时,
0
1 0
1
1 1 1 1
DR DS
Q Q
& &
DR DS
G1 G2
Q Q
& &
DR DS
G1 G2
0 1
结论：当 ＝ 1,＝ 1时，无论 Q端的 原态是什么,Q最终 保持 ！
DSDR
1 1 0 0
1 1 1 1
1 0 0 1
1 0 1 1
Q Q
＆ ＆
1 1DR DS
Q Q *
0 1 0 0
0 1 1 0
DR DS
复位
（清零）
置位
（置 1）
保持
SR锁存器 特性表
11
4,输入 = 0,= 0 时,
X
& &
Q Q
0 0
X
DR DS
不管 Q的原态是什么，
当 ＝ ＝ 0 同时存在时，
Q,全是 1。
Q
DR DS
DR DS
G1 G2
0
& &
Q Q
DR DS
0 0
11
假设 G1门翻转快
1 10
若 = = 0 同时 变为 1:
DR DS
G1 G2
1 1
假设 G2门翻转快
1 1
1
0
& &
Q Q
DR DS0 0
11
10
若 = = 0 同时 变为 1:
DR DS
G1 G2
当 = = 0同时 变为 1 时，翻转快的门输出变为 0，另一个门则不翻转。
DSDR
一般并不了解门的翻转速度,因此 锁存器 输出端的状态可能处于 不定状态 。
难点！
& &
Q Q
DR DS
0 0
11
X X；时,1QQ0 DD RS
状态不定；和时，同时由和 QQ10?DD RS
1 DD RS
约束条件
1 1 0 0
1 1 1 1
1 0 0 1
1 0 1 1
Q Q *
0 1 0 0
0 1 1 0
DR DS
复位
（清零）
置位
（置 1）
保持
0 0 0 1*
0 0 1 1* 禁止
SR锁存器 特性表
0 1 X 0（复位）
1 0 X 1（置位）
1 1 X 保 持
0 0 X 禁 止
Q Q
＆ ＆
DR DS
3.逻辑符号
S
R
Q
Q
DS
DR
1.电路结构
SR锁存器 小结
2.特性表
Q Q*
DR DS
由 或非门 组成的 SR锁存器
QQ
≥1 ≥1
S
R
Q
Q
SD
RD
SD RD Q Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0*
0*
DS DR
二、动作特点输入信号在 全部时间 里都能直接改变输出端 Q和 Q的状态。
Q Q
a b
DR DS
QQ
≥1 ≥1
DR
DS因此 SD（ ）也叫做直接置位端,RD
（ ）也叫做直接复位端，并把 SR锁存器 叫做 直接置位、复位锁存器 。
DS DR
例 5.2.1在左图的 SR锁存器电路中，已知输入电压波形，画出输出端对应的电压波形。
0 1 X 0
1 0 X 1
1 1 X 保 持
0 0 X 禁 止
Q Q *
Q Q
＆ ＆
DR DS
Q
Q
DR
DS
DR DS
例 1 运用 SR锁存器，消除机械开关振动引起的脉冲。
＆
＆
Q
Q
5V
5V
1K
1K
S
A
B
S由 B到 A
S由 A到 B
Q
SR锁存器 的 应用举例
SD
RD
SD
RD
Q
§ 5.3 电平触发的触发器在实际应用中，为协调数字系统各部分的动作，
常常要求某些触发器于同一时刻动作。此时触发器的翻转不但要受 输入端 的控制，更重要的是要求各触发器能按一定 时间节拍 动作。为此,必须引入 触发信号,使这些触发器只有在触发信号到达时才按输入信号改变状态。通常把这个 触发 信号叫做 时钟信号
（ Clock ），简称时钟，用 CLK表示。
这种受时钟信号控制的触发器统称为 时钟触发器 。最简单的时钟触发器 —电平触发的触发器，习惯上称同步 SR触发器。
一,电平触发 SR触发器的电路结构与工作原理
Q Q
RD SD
＆ ＆
＆ ＆
R SCLK
平时常为 1
平时常为 1
异步复位端 异步置位端
Q Q
RD SD
＆ ＆
＆ ＆
R SCLK
0
被封锁 被封锁
1 1
输出保持原态输出保持原态电平触发 SR触发器 工作原理：
CLK=0,不管 R,S取何种组合，输出都 保持 原态 !
电平触发 SR触发器 工作原理：
1
被打开 被打开
R S
输出遵循特性表之值输出遵循特性表之值
CLK＝ 1时，触发器的特性表与 SR锁存器的特性表相同。
Q Q
RD SD
＆ ＆
＆ ＆
R SCLK
表 5.3.1 电平触发 SR
触发器的特性表
CLK S R Q Q*
0
0
1
1
1
1
1
1
1
1
X
X
0
0
1
1
0
0
1
1
X
X
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
1*
1*
简化的功能表
CLK＝ 1时
0 1 1
1 0 0
1 1 禁 止
R S Q*
0 0 保 持
Q *为 CLK到来以后触发器的状态。
注,CLK回到低电平后状态不定！
由它的特性表可见,在 R,S不相等时,Q 服从于 S !
特性表
CLK R S Q *
1 0 0 保 持
1 0 1 1
1 1 0 0
1 1 1 禁 止
0 X X 保 持逻辑符号：
电平触发 SR触发器
QQ
1R 1SC1
RD SD
SR
R SCLK
约束条件：
SR=0
二、电平触发方式的 动作特点
1.只有当 CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态；
2,在 CLK=1的全部时间 里,R,S的变化都可能引起触发器输出状态的改变。在 CLK回到 0以后，触发器保存的是 CLK回到 0以前瞬间的状态。
例 1,画出电平触发 SR触发器的输出端波形图。假设 Q的初始状态为 0。
CLK
R
S
Q
Q
在 CLK = 0 期间，触发器的状态,保持,
状态不定
QQ
1R 1SC1
CLKR S
例 2 画出 电平触发 SR触发器 的输出波形 。
假设 Q的初始状态为 0。
Q
Q
CLK
R
S CLK回到低电平后状态不定
“空翻”
即输出端随输入信号的多次变化将发生 多次翻转 。
QQ
1R 1SC1
CLKR S
SR锁存器导引门电路
(1) 电路组成
＆ ＆
CLK
Q Q
RD SD
＆ ＆
D
＆ ＆
＆ ＆
电平触发的 D触发器为了能适应单端输入信号的需要，把电平触发 SR
触发器改成电平触发的 D触发器（又称 D锁存器） 形式。
(2) 功能分析
＆ ＆
CLK
Q Q
＆ ＆
D
DR DS
0
1 1
输出端保持原状态CLK=0
1 1
01
10
结论,Q* = D
0
1
＆ ＆
CLK
Q Q
＆ ＆
D
X
DSDR
1 0
10
1 0
1
1
＆ ＆
CLK
Q Q
＆ ＆
D
X
DSDR
CLK=1
（无约束条件）
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
0 X X 保 持
b.功能表
CLK D Q Q *
Q* = D
d.动作特点：
CLK=1的全部时间里，输入的变化都将引起触发器输出的变化。
c.特性方程
D 锁存器
a.逻辑符号 QQ
1D C1
RD SDD CLK
R S
CLK
D
Q
Q
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
0 X X 保 持
CLK D Q Q*
特性表例,电路如左上图，且已知 触发器初始状态为 0，根据 CLK及 D的波形画出输出端的波形。
QQ
1D C1
RD SDD CLK
R S
1 2 3 4 5 6 7
14 13 12 11 10 9 8
1D 2D 允许
3D 4D NCVCC
1Q 2Q 3Q 4QNCGND
允许
74LS77 (4位锁存器 )
这一类的 D 锁存器，有集成组件的产品，
如 74LS77(4位锁存器 ),74LS75(4位双稳态锁存器 )，等等。 即 CLK1,2
即 CLK3,4
§ 5.4 脉冲触发的触发器主从 SR触发器就是用两个电平触发 SR触发器连接而成的。
R S CLK
QQ
＆ ＆
＆ ＆
＆ ＆
＆ ＆
1
Qm Qm
从触发器主触发器为了提高触发器工作的可靠性，实现每个 CLK
周期里输出端的状态只能改变一次，又设计出了脉冲触发的触发器。
1.电路结构：
通过一个反相器使 时钟信号 CLK互补控制主、从触发器。
一、电 路结构和工作原理
2.工作原理：
CLK=1时，主触发器根据 S,R
的状态翻转，从触发器被封死，从触发器 状态不变 ;
CLK由 1变 0后,从触发器被打开，从触发器按照主触发器的状态翻转。同时,主触发器被封死。
特点,F主,F从 轮流工作。 R S CLK
QQ
＆ ＆
＆ ＆
＆ ＆
＆ ＆
1
Qm Qm
从触发器主触发器一个时钟脉冲里 主从触发器输出端的状态 只能改变一次。
a,逻辑符号,
Q
1R
Q
1SC1
CLK
QQ
QQ
1R 1SC1
CLK
1 1
2 2
R S
R,S不相等 时
Q
Q1R
1S
C1
R
S
CLK
QmQm
CLK S R Q Q*
× ××
0 0
0 0
1 0
1 0
0 1
0 1
1 1
1 1
×
0
1
0
1
0
1
0
1
Q
0
1
1
1
0
0
1*
1*
表 5.4.1主从 SR触发器的特性表
*CLK回到低电平后输出状态不定！
R S CLK
QQ
＆ ＆
＆ ＆
＆ ＆
＆ ＆
1
Qm Qm
从触发器主触发器
b,特性表主从 SR触发器在一个时钟脉冲只翻转一次，
所以 克服了多次翻转 问题。
与同步 SR触发器一样 仍存在约束条件 问题。
为了克服约束条件问题，又引出了 主从 JK触发器 。关于主从 JK触发器，稍后再介绍。
c,动作特点：
但由于其主触发器和从触发器仍是电平触发
SR触发器,在 CLK=1期间,Qm 和 Qm的状态仍随
R,S的变化而多次改变。
Q
CLK
S
R
Q
例 4.2.3 在主从 SR触发器的电路中,若 CLK,S和 R的电压波形如图所示，试画出 Q和 Q端的电压波形。设
Q的初始状态为 0。
SR触发器的电路结构演变过程由两个与非门构成
SR锁存器由四个与非门构成电平触发 SR触发器由九个与非门构成主从 SR触发器公共结构让其接受时钟控制克服空翻主从 JK触发器为了克服主从 SR触发器的 约束条件 问题，
只需将其输出端 Q和 Q分别与其输入端 R和 S连接，
并另引入两个输入端，
分别叫 J和 K用以与 SR触发器 区别。这样就构成了主从 JK触发器。
R1 ＝ K Q,S1 ＝ J Q.
QQ
R SC
CLK
QQ
QQ
R SC
CLK
1 1
2 2
JK
F主
F从
1
QmQm
QQ
R SC
CLK
QQ
QQ
R SC
CLK
1 1
2 2
JK
R1= S1= 0,Q 保持 ；
Q Q
F主
F从主从 JK 触发器的工作原理,
R1= Q,S1 ＝ Q,
Q 翻转；
(1) J＝ K= 0
(2) J=K= 1
1
R1 ＝ K Q.
S1 ＝ J Q.
QmQm
(3) J = 0,K = 1
QQ
R SC
CLK
QQ
QQ
R SC
CLK
1 1
2 2
JK
10
01
1
01 0
F主
F从 R1 = Q K
S1 = Q J
假设 Q = 1
= 1
= 01 0
1 0
1
0
01
结论,Q * = J ＝ 0 !
Q * = J ＝ 0,在 CLK
从 1变为 0后出现。
1
(3) J = 0,K = 1，
QQ
R SC
CLK
QQ
QQ
R SC
CLK
1 1
2 2
JK
01
01
1
01 0
F主
F从 R1 = Q K
S1 = Q J
并假设 Q = 0
= 0
= 00 0 1
0
1
01
结论,Q * = J ＝ 0
0 1 0
同理可以证明：无论 Q是什么状态，
只要 J＝ 1 且 K＝ 0，则 Q *= J = 1。证明过程略去。
阶段性小结
0 1 1 0
J K Q Q *
结论,无论 Q 是什么值,J=0，
K=1时,Q*服从于 J！
0
a.特性 表：
0 0 Q
1 1 Q
0 1 0
1 0 1
b.特性方程：
QJQK*Q
c.逻辑符号,
主从 JK触发器
J,K不同，
服从 J
保持计数 QQ
1K 1JC1
SDRD
K JCLK
QQ
1K 1JC1
SDRD
K JCLK
CLK低电平有效
J K Q *CLK
图 5.4.4 具有 多输入端 的主从 J K 触发器有些集成电路触发器产品中，输入端 J和
K不止一个。
集成的 主从 JK 触发器 简介,
与门输入 JK 主从触发器 7472 (带预置和清除端 ) J=J1J2J3,K=K1K2K3
双 JK 触发器 7476 (带预置和清除端 )
双 JK 触发器 7478 (带预置端、共清除端、
共时钟端 )
双 JK 主从触发器 74107(带清除端 )
双 JK 主从触发器 74111 (带数据锁定 )
例 1,画出主从 JK 触发器输出端波形图。
J K Q *
0 0 Q
1 1 Q
0 1 0
1 0 1
CLK
J
K
Q
注意：这里 J,K在 CLK=1期间没有变化。
QQ
1K 1JC1
SDRD R S
例 2,讨论 Q1,Q2 的输出波形
CLK
假设初始状态 Q = 0
Q1
Q2
看懂逻辑符号 ；
熟练使用功能表 。
QJQKQ *
QQ *?
QK
QJ
1J
1K
CLK
Q2
1J
1K
CLK
Q1
例 3,画出下图所示各电路中输出端的波形图（初始状态为 0） 。
CLK 1 2 3 4 5 6
A
CLK 1 2 3 4 5 6
A
B
Q1
J
Q2
输出没有回送到输入端，
不妨也称其为,开环,。
Q11J
1K
A
CLK
1J
1K
Q2
CLK
A B
= 1
例 4,画出下图所示电路中各输出端的波形图,
CLK 1 2 3 4 5 6
A
J1
K1
Q1
A
CLK
J2
K2
Q2= 1 初始状态为 00
J1
Q2
Q1
J2
输出已经回送到输入端，
那么就称其为,闭环,。
二、脉冲触发方式的 动作特点
CLK下降沿到来时,F主 的输出传递到 F从，
翻转完成。
CLK=1期间，主触发器接收输入端的信号主从触发器有两种结构：
（ 1） Q和 Q没有反馈到输入端，如主从 SR触发器，及其由它派生出的各种触发器，其主触发器仍存在 空翻问题。
（ 2)Q和 Q反馈到输入端，如主从 JK触发器，及其由它派生出的 D,T触发器等，存在 一次变化 问题。
现象如下,
CLK
D
如：由主从 JK触发器派生的 D触发器：
设 Q= 0
存在“一次变化”问题 。
Q实际为什么 当 CLK下降沿到来时，
Q 不按此刻输入信号的状态变化呢？
一次变化问题
QQ
QQ
R SC2 2
＆ ＆
＆ ＆
CLK
CLK
D
QmQm
F从
F主
1
1
解释如下,
CLK
D
Qm
1
1
0
10
1 0
0 10
1 1
设 Q= 0
保持跟随
D
端初始状态
0
0
Q实际
1
1 0
保 持保持注意图中反馈线已将 b门封死。
QQ
QQ
R SC2 2
＆ ＆
＆ ＆
CLK
CLK
D
QmQm
F从
F主
1
1
归 纳产生上述输出结果的 根本原因 是：
主触发器是一个同步 SR触发器，且有一对互补的交叉反馈信号加在输入端，在 clk=1
期间当输入信号变化时，其状态能且 只能改变一次 ；
于是导致主触发器在
clk=1期间，可能记忆一个错误的状态，等到 clk下降沿到来时,Q状态跟随 Qm的错误状态翻转。
QQ
QQ
R SC2 2
＆ ＆
＆ ＆
CLK
CLK
D
QmQm
F从
F主
1
1
只有在 CLK=1的全部时间里输入始终保持不变的条件下，用 CLK下降沿到来时 的输入状态决定触发器的次态才肯定是对的。否则，必须考虑 CLK=1期间输入端状态的全部变化过程，
才能确定 CLK下降沿到来时触发器的次态。
结 论因此，在 CLK＝ 1 期间，一般不允许 J,K
发生变化，于是设法通过 改变电路结构 而取消这一限制。
在使用主从结构触发器时必须 注意,
主从 JK 触发器小结
1,熟练掌握主从 JK触发器逻辑符号 的全部含义。
2,熟练掌握并正确运用主从 JK触发器的 特性表,特性方程 。QQ
K JC1
SDRD
QQ
K JC1
SDRD
3,主从 JK触发器没有空翻、
约束条件问题，但存在,一次变化” 问题。
例 5.4.3 在图 5.4.3所示的主从 JK触发器电路中,已知
CLK,J,K的电压波形如图 5.4.6所示，试画出与之对应的输出电压波形。设触发器初态为 0。
1.第一个 CLK高电平期间输入始终为 J=1,K=0。
2.第二个 CLK高电平期间 K端状态发生过变化,因而不能简单地以 CLK下降沿到达时 J、
K的状态来决定触发器的次态。
J
K
Q
CLK 1 2 3 4
CLK下降沿到来之前出现过 J=0,K=1，
主触发器被置 0，所以虽然 CLK下降沿来时，虽然回到了 J=K=0，但从触发器仍按主触发器的状态被置 0。
3.第三个 CLK下降沿来时,J=0,K=1，按功能表应有 Q*=0；
所以 CLK下降沿到达后，
从触发器按主触发器的状态被置 1。
QQ
R SC
CLK
QQ
QQ
R SC
CLK
1 1
2 2
JK
FF主
FF从
1
01
0 1
1 1
1
10
0
保 持但 CLK高电平期间出现过
J=K=1,且触发器状态为 0，故
CLK下降沿到来之前 主触发器被置 1。
Q=0时，主触发器只能接受 置 1信号,Q=1时，主触发器只能接受置 0信号。其结果是在 CLK=1期间，
主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。
即一次变化现象。
§ 5.5 边沿触发的触发器为了免除 CLK=1期间输入信号电平不许改变的限制，可采用 边沿触发器 。其特点是：触发器只在时钟跳转时 触发，而在 CLK=1或 CLK=0期间，输入端的任何变化都不影响输出。
目前已用于数字集成电路产品中的边沿触发器电路主要有：用两个电平触发 D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等。
1,用两个电平触发 D触发器构成的边沿触发器虽然这种电路结构在形式上也是主从结构，但它和前面讲过的主从触发器具有完全不同的动作特点。
一、电路结构和工作原理当 CP=0,CP=1时,TG1导通,TG2截止,D端的输入信号送入主触发器中，使 Q1=D。但此时主触发器尚未形成反馈连接，不能自行保持,Q1跟随 D端的状态变化。同时，由于 TG3截止,TG4导通，从触发器维持原态，而且主从之间被 TG3所切断。
Q1
Q1
当 CP的上升沿到来时,TG1截止,TG2导通。由于
G1门的输入电容存储效应,G1输入端的电压不会立刻消失，又 G1,G2和 TG2构成一闭合回路,Q1在 TG1
切断前的状态被保存下来。同时，由于 TG3导通、
TG4截止，主触发器的状态通过 TG3和 G3门 送到了输出端，使 Q*=Q1=D（ CLK上升沿到达时 D的状态）。
Q1
Q1
CLK D Q Q*
× ×
0
0
1
1
×
0
1
0
1
Q
0
0
1
1
1D
＞ C1
Q
QCLK
D
逻辑符号：特性表边沿 D触发器
Q Q
e f
c d
a b
CLK
D
置 0 阻塞线置 1 阻塞线置
1
维持线置
0
维持线
*2、维持阻塞触发器维持阻塞触发器亦有 SR,JK,D触发器等,现以 D触发器为例加以说明。
Q Q
e f
c d
a b
CLK
D
XX
0
1 1
D
保持不变
D
D
1
1
Q * = D
当 CLK 从 0 变为 1 以后，输出 Q才有相应的值 !我们称其为,上升沿翻转,!
0 1
D
Q Q
e f
c d
a b
CLK
D
XX
1 1
DD
D
D
D
D
1
工作原理：
Q Q
e f
c d
a b
CLK
D
1
0
1 0
1
0
在 CLK = 1期间,D发生不应有的变化，又会怎么样?
1
置
0
维持线
0
由于“置 0维持线”的存在,a 门输出无变化 ；
10
假设初态
Q=0:
1
由于“置 1阻塞线”的存在,b 门输出也保持不变；当 b 门输出保持不变时,d 门输出亦保持不变 ；只要 d 门输出保持不变,c 门输出也就不变。
0
01
Q Q
e f
c d
a b
CLK
D
1
1
0 1
0
1
在 CLK = 1期间,D发生不应有的变化，又会怎么样?
置
0
维持线置 1阻塞线
0
综上所述：
CLK = 1期间,D发生不应有的变化，不影响输出 Q。
假设初态
Q=1:
置
1
维持线置 0 阻塞线输出端保持变化后的新状态
1 1
再看看 CLK 回到 0 以后的情况如何：
D
D
1 1
Q Q
e f
c d
a b
CLK
D
XX
DD
D
D
D 0
维持－阻塞型 D触发器是在 CLK正跳沿前接受输入信号,正跳沿时 触发翻转,正跳沿后输入即被封锁，三步都是在正跳沿前后完成，
所以有 边沿触发器 之称。
a,特性表
1D C1
QQ
维持－阻塞型 D边沿触发器上升沿翻转 下降沿翻转上升沿触发 下降沿触发
C LK D
*
Q
0 X
Q
1 X
Q
0 0
1 1
b,特性方程
Q * = D
c,逻辑符号
1D C1
QQ
图 5.5.5 带有异步置位、复位端和多输入端的 维持阻塞 D触发器集成的 边沿 D触发器 简介,
双 D型正边沿触发器 7474
(带预置和清除端 )
六 D型触发器 74174
单路输出共直接清除四 D型触发器 74175
互补输出共直接清除
*3、利用门电路传输延迟时间的边沿触发器与或非门 G1和
G2组成基本 RS
触发器,G3和
G4为输入控制门，且 G3,G4
的传输延迟时间大于基本 RS
触发器的翻转时间。
门 B,B’,G3和 G4同时被 CP的低电平封锁。而由于 G3、
G4的输出 P,P’两端为高电平，门 A,A’是打开的，故触发器的状态通过 A,A’得以 保持 ；
设触发器的初始状态为 Q=0,Q=1。 1) CP=0时,
1
0
0
1
1
保持
2） CP变为高电平以后：
1 门 B,B
’首先解除封锁,结果是使 B的输出由 0
变 1，基本 RS触发器通过 B,B’
保持 原态；
1
0
保持分析：假 设此时输入 J=1,K=0，则经过门 G3,G4的 传输延迟时间后 P=0,P’=1，结果是使 A的输出端由 1变 0，但它晚于 B的输出由 0变 1，这样保证了触发器 Q端为 0不变。另外只要 Q端为
0不变，因为它接在与门 A’,B’的输入端，所以 Q=1亦不会变。
这就说明了 CP变为高电平时触发器的状态不随输入改变。
0
10
1
3） CP下降沿到达时：
1
门 B,B’的输出立即变为 0。
1
0
0 由于 G3的传输延迟时间较长,
使得 P由 0变 1来得比 B的 1变 0晚,
结果使得 Q由 0
变 1。
00
1
0
0
1
0
1
1
4) CP下降沿后,
由于基本 RS触发器的状态翻转完毕，并已自锁，即使在
G3,G4的传输延迟后 P和 P’都变为高电平，触发器状态也不会变化。也就是说该触发器是真正的边沿触发器。
逻辑符号：
CP J K Q Q*
× ××
0 0
0 0
1 0
1 0
0 1
0 1
1 1
1 1
×
0
1
0
1
0
1
0
1
Q
0
1
1
1
0
0
1
0
1J 1KC1
QQ
J CLK K
＞
Q
1
0
Q
表 5.5.2 特性表集成的 边沿 JK 触发器 简介,
与门输入 JK 正边沿触发器 7470
(带预置和清除端 )
与或门输入 JK 负边沿触发器 74101
(带预置端 )
与门输入 JK 负边沿触发器 74102
(带预置和清除端 )
双 JK 负边沿触发器 74103 (带清除端 )
双 JK 负边沿触发器 74106 (带预置和清除端 )
双 JK 负边沿触发器 74108 (带预置端、
共清除端及共时钟端 )
二、边沿触发方式的动作特点触发器的次态仅取决于时钟信号的 上升沿或下降沿 到达时输入的逻辑状态，而之前之后输入信号的变化对触发器的状态没有影响。
例 1,逻辑电路和输入信号如图所示，画出触发器 Q端的波形。触发器的初态为 0。
D
CLK C1
1D Q
Q
CLK
D
Q
例 2,D触发器 应用举例 --四路优先判决电路。
发光二极管
Q3
Q4
Q2
Q1
Q4
Q3
Q1
Q2
D1
D2
D3
D4
CLR
1KHZ
+5V 74LS175
＆
＆
74175：四 D型触发器,互补输出,共直接清除题 5.28
Q3
Q4
Q2
Q1
Q4
Q3
Q1
Q2
D1
D2
D3
D4
CLR
1KHZ
+5V 74LS175
0
0
0
0
1
1
1
1
1
四个发光二极管均不亮 !
等待有人启动按钮
＆
＆
赛前先清零
Q3
Q4
Q2
Q1
Q4
Q3
Q1
Q2
D1
D2
D3
D4
CLR
1KHZ
+5V 74LS175
1
0
0
1
2 号选手抢答成功时钟的频率 越高,区分选手按键先后的分辨率就 越高 。
＆
＆
这时其它按钮被按下也没反应。
5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类按照逻辑功能的不同特点,通常将 时钟触发器分为 SR触发器,JK触发器,T触发器,D触发器等几种类型。
一,SR触发器凡在时钟作用下逻辑功能符合下列特性表规定的逻辑功能者，都叫 SR触发器。
S R Q Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
不定不定表中已默认时钟信号存在。
表 5.6.1 SR触发器的 特性表
SR触发器的 特性方程,
Q
RS
00 01 11 10
0
1
0 1 X 0
1 1 X 0
Q*
SR触发器的 状态转换图,
0
*
RS
QRSQ （ 约束条件 ）
Q RS
0 1
01
10X0 0X
二,JK触发器凡在时钟作用下逻辑功能符合下列特性表规定的逻辑功能者，都叫 JK触发器。
J K Q Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
1
0
JK触发器的 特性方程,
Q*= JQ+ KQ
Q
JK
00 01 11 10
0
1
0 0
01
1
0
1
1
Q*
JK触发器的 状态转换图,
表 5.6.2 JK触发器的 特性表
Q JK
0 1
10,11
01,11
0X X0
三,T 触发器在某些应用场合下，需要这样一种逻辑功能的触发器，当控制信号 T=1时，每来一个 CLK脉冲其状态翻转一次 ；而当 T=0时，不管有无 CLK脉冲，触发器状态保持不变 。具备这种逻辑功能的触发器叫做 T
触发器。
T 触发器 特性表,
T Q Q*
0
0
1
1
0
1
0
1
0
1
1
0
0 1
T=1
T=1
T=0 T=0
Q*= Q
Q*= Q
T 触发器 状态转换图,
T
0
1
Q
Q
*Q
T 触发器 特性表,
T触发器的 逻辑符号,
QTQTQ *
T触发器的 特性方程,C1
Q
Q
1K 1J
T
CLK
C1
Q
Q
T 1T
CLK
QTQT*Q
当 T接固定高电平时,Q*= Q
有时也把这种接法的触发器叫做 T’触发器 。
四,D 触发器凡在时钟信号作用下逻辑功能符合下表特性所规定的逻辑功能者，叫做 D触发器。
D Q Q*
0
0
1
1
0
1
0
1
0
0
1
1
D触发器的 特性方程,Q*=D
表 5.6.4 D触发器的 特性表
D触发器的 状态转换图：
Q D
0 1
1
00 1
5.6.2 触发器的电路结构和逻辑功能、触发方式的关系触发器的逻辑功能,是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。
同一逻辑功能的触发器可以用不同的电路结构实现；
同一种电路结构形式可以接成不同逻辑功能的触发器。
触发器的电路结构形式和逻辑功能是两个不同的概念，二者没有固定的对应关系。
一、电路结构和逻辑功能二、电路结构和触发方式电路的触发方式由电路的结构形式决定，因此，电路结构形式与触发方式之间有固定的对应关系。
例如,JK触发器
1,当 J=0,K=0时，具有保持功能；
2,当 J=1,K=1时，具有翻转功能；
3,当 J=0,K=1时，具有复位功能；
4,当 J=1,K=0时，具有置位功能。
因此,JK触发器的逻辑功能最强,JK触发器可以转换成其他多种触发器。
触发器逻辑功能的相互转换一,JK触发器转换成 D触发器
C1
QQ
1K 1J
CLKD
1
QJQKQ *
K= D
J=D
Q * = D
二,JK触发器转换成 T触发器
C1
Q
Q
1K 1J
T CLK
QJQK*Q
J=K=T
QTQT*Q
三,D触发器转换成 T′触发器
C1
QQ
1D
CLK
Q * = D
D=Q
Q*Q?
*5.7 触发器的动态特性为了保证触发器能正常、可靠地工作，
有必要分析它们的 动态翻转 过程，即 输入信号 和 时钟信号 的作用时间以及它们在时间上的相互配合应满足一定的要求。
这些要求表现在对 建立时间,保持时间,
时钟信号的宽度和最高工作频率 的限制上。
5.7 触发器的动态特性
5.7.1 SR锁存器的动态特性一、输入信号宽度
tPLH=tpd
设所有门电路的平均传输延迟时间相等,用 tpd表示。
pd2t必须大于的宽度和 WDD tRS
二、传输延迟时间从输入信号到达起，
到输出端新状态稳定地建立起来为止，所经过的时间为 SR锁存器 的传输延迟时间。
tPHL=2tpd
图 5.7.1 SR锁存器的电路与动态波形
5.7.2 电平触发 SR触发器的动态特性一、输入信号宽度要求 S（或 R）和 CP
同时为高电平的时间应满足：
tw（ S·CP） ≥2tpd
图 5.7.2同步 RS触发器的电路和动态波形
pd2t的宽度必须大于和 DD RS
CPRRCPSS DD,
二、传输延迟时间
tPLH=2tpd,tPHL=3tpd
5.7.3 主从触发器的动态特性一、建立时间：
为保证 CLK下降沿到达时主触发器能可靠翻转,J,K应先于
CLK下降沿 2tpd稳定建立,因此
tset≥2tpd。
输入信号应先于时钟脉冲动作沿到达的时间，用 tset 表示。
二、保持时间保持时间是指 CLK下降沿 到达后 输入信号仍需要保持不变的时间，用 tH表示。
为避免输入产生竞争现象，必须在 CLK变成低电平以后 J,K的状态才允许变化。因此，保持时间必须大于 CLK的下降时间 tf,即 tH≥ tf。
三、传输延迟时间若将从 CLK下降沿开始到触发器新状态稳定地建立的这段时间定义为传输延迟时间，则有
tPLH=3tpd tPHL=4tpd
四、最高时钟频率因为主从触发器是由两个同步 SR触发器组成的，
所以由同步 SR触发器的动态特性可知，为保证主触发器的可靠翻转,CLK高电平的维持时间 tWH应大于
3tpd。同理,CLK低电平的维持时间 tWL也应大于 3tpd。
因此，时钟的最小周期为,
TC（ min） ≥6tpd
最高时钟频率,fc（ max） ≤1/（ 6tpd）
一、建立时间
5.7.4 维持阻塞触发器的动态特性由于 CLK是加在门 c和 d
上的，所以在 CLK上升沿到达之前门 a和 b输出端的状态必须稳定地建立起来。而输入信号到达 D端后，要经过两级门的传输延迟时间，门
b的输出才能稳定的建立起来。因此 D端的输入信号必须先于 CLK的上升沿到达，
而且建立时间应满足：
tset≥2tpd
Q Q
e f
c d
a b
CLK
D
DD
D D
二、保持时间
CLK上升沿后，在
CLK=1期间,D=0时 D必须维持到 c门的输出反馈到 a门输入端以后,D端的低电平才允许改变。 tHL=1tpd； 在
D=1时,tHH= 0。
四、最高时钟频率
tWH?tPHL=3tpd,tWL≥tset+tpd（ c门） =2tpd+tpd=3tpd
CLK
t0
tWH
D
t0
tH
tset
Q
t0
tPLH
Q
t0
tPHL
三、传输延迟时间从 CLK脉冲上升沿作用开始到触发器稳定的输出时间为,tPLH=2tpd,tPHL=3tpd
fC（ max） =1/（ tWH+ tWL） =1/6tpd
本章要求虽然花费了不少时间用于分析触发器内部电路的工作原理，那只不过为了知其所以然而已。 重点 要求大家在理解的基础上能够 牢固地记忆 和 正确地使用 边沿触发方式 下的 D
触发器 和 JK触发器 的 逻辑符号、特性方程 和 逻辑 功能 。
本章小结触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。
触发器的逻辑功能可以用 特性表、卡诺图、特性方程、状态图和波形图 等 5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。
同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。
第五章结 束习 题题 5.1，题 5.5，题 5.9，题 5.10，
题 5.13,题 5.15,题 5.18（ Q3,Q10)，
题 5.19 （ Q1,Q4),题 5.24
.
.
.
当时的输入,.
.
当时的输出构成组合逻辑电路的基本单元是 门电路在前面所学习的组合逻辑电路中，
仅仅决定于而在“时序逻辑电路”中，
时序逻辑电路
.
.
.
当时的输出这就要求时序逻辑电路必须具有记忆功能 !
不仅与
.
.
.
当时的输入有关
.
.
过去的输出而且与有关我们将要学习的,触发器,就具有记忆功能。
第五章 触发器
5.1 概述
5.2 SR锁存器
5.3 电平触发的触发器
5.4 脉冲触发的触发器
5.5 边沿触发的触发器
5.6 触发器的逻辑功能及其描述方法
*5.7 触发器的动态特性内容提要本章介绍具有 记忆 功能的基本逻辑单元 —触发器。
首先介绍作为许多触发器电路基本构成部分的 SR锁存器,然后从 触发方式 和 逻辑功能 两个方面对触发器做分类讲解。
§ 5.1 概述触发器具有什么 功能?
形象地说,它具有“一触即发”的功能。
在输入信号的作用下，它能够从一种状态 ( 0
或 1 )转变成另一种状态 ( 1 或 0 )。
触发器具有什么基本 特点?
1）具有两个能自行保持的稳定状态；
2）根据不同的输入信号可以置成 1或 0状态。
触发器 是构成时序逻辑电路的基本单元，
是能够存储 1位二值信号的基本单元电路。
触发器如何分类?
按 逻辑功能 划分,
SR 触发器 ；
JK 触发器 ；
D 触发器 ;
按 触发方式 划分,
电平触发方式 ；
脉冲触 发方式 ；
边沿触发方式 。
T触发器等等。
Q
DR DS
Q 反馈反馈
SR锁存器可以由 与非门 构成，也可以由 或非门构成，现以 与非门 构成的 SR锁存器为例,
正是由于 引入反馈,才使电路具有 记忆功能 !
一、电路结构与工作原理
& &G
1 G2 与非逻辑,有 0则 1，全 1则 0。
触发器的状态
§ 5.2 SR锁存器
(1) 设 Q的原态为 1 (2) 设 Q的 原 态为 0
01 0 1
1,输入 = 0,= 1 时,
1 1
0 1
DR DS
结论：当 ＝ 0,＝ 1时，无论 Q端的原态是什么,Q最终必为 0(触发器复位） ！
DSDR
Q Q
& &
DR DS
G1 G2
0 1
1 0
Q Q
& &
DR DS
G1 G2
复位（ Reset）输入:DR
0 1 0 0
0 1 1 0
Q,输入信号到来 前 锁存器的状态，即 初 始状态，简称为 初态 (原态 )；
Q *,输入信号到来 后 锁存器的状态,简称为 次态 。
Q Q *
＆ ＆
0 1DSDR
DSDR
复位
（清零）
SR锁存器 特性表
(1) 设 Q的原态为 0 (2) 设 Q的原态为 1
10
11
1 0
2,输入 = 1,= 0 时,
1 0
DSDR
Q Q
& &
DR DS
G1 G2
1 0
0 1
Q Q
& &
DR DS
G1 G2
结论：当 ＝ 1,＝ 0时，无论 Q端的 原态是什么,Q最终必为 1(触发器置位） ！D
SDR
置位 （ Set）输入:DS
1 0 0 1
1 0 1 1
Q Q
＆ ＆
1 0DR DS
Q Q *
0 1 0 0
0 1 1 0
DR DS
复位
（清零）
置位
（置 1）
SR锁存器 特性表
(1) 设 Q的原态为 0 (2) 设 Q的原态为 1
01
3,输入 = 1,= 1 时,
0
1 0
1
1 1 1 1
DR DS
Q Q
& &
DR DS
G1 G2
Q Q
& &
DR DS
G1 G2
0 1
结论：当 ＝ 1,＝ 1时，无论 Q端的 原态是什么,Q最终 保持 ！
DSDR
1 1 0 0
1 1 1 1
1 0 0 1
1 0 1 1
Q Q
＆ ＆
1 1DR DS
Q Q *
0 1 0 0
0 1 1 0
DR DS
复位
（清零）
置位
（置 1）
保持
SR锁存器 特性表
11
4,输入 = 0,= 0 时,
X
& &
Q Q
0 0
X
DR DS
不管 Q的原态是什么，
当 ＝ ＝ 0 同时存在时，
Q,全是 1。
Q
DR DS
DR DS
G1 G2
0
& &
Q Q
DR DS
0 0
11
假设 G1门翻转快
1 10
若 = = 0 同时 变为 1:
DR DS
G1 G2
1 1
假设 G2门翻转快
1 1
1
0
& &
Q Q
DR DS0 0
11
10
若 = = 0 同时 变为 1:
DR DS
G1 G2
当 = = 0同时 变为 1 时，翻转快的门输出变为 0，另一个门则不翻转。
DSDR
一般并不了解门的翻转速度,因此 锁存器 输出端的状态可能处于 不定状态 。
难点！
& &
Q Q
DR DS
0 0
11
X X；时,1QQ0 DD RS
状态不定；和时，同时由和 QQ10?DD RS
1 DD RS
约束条件
1 1 0 0
1 1 1 1
1 0 0 1
1 0 1 1
Q Q *
0 1 0 0
0 1 1 0
DR DS
复位
（清零）
置位
（置 1）
保持
0 0 0 1*
0 0 1 1* 禁止
SR锁存器 特性表
0 1 X 0（复位）
1 0 X 1（置位）
1 1 X 保 持
0 0 X 禁 止
Q Q
＆ ＆
DR DS
3.逻辑符号
S
R
Q
Q
DS
DR
1.电路结构
SR锁存器 小结
2.特性表
Q Q*
DR DS
由 或非门 组成的 SR锁存器
≥1 ≥1
S
R
Q
Q
SD
RD
SD RD Q Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0*
0*
DS DR
二、动作特点输入信号在 全部时间 里都能直接改变输出端 Q和 Q的状态。
Q Q
a b
DR DS
≥1 ≥1
DR
DS因此 SD（ ）也叫做直接置位端,RD
（ ）也叫做直接复位端，并把 SR锁存器 叫做 直接置位、复位锁存器 。
DS DR
例 5.2.1在左图的 SR锁存器电路中，已知输入电压波形，画出输出端对应的电压波形。
0 1 X 0
1 0 X 1
1 1 X 保 持
0 0 X 禁 止
Q Q *
Q Q
＆ ＆
DR DS
Q
Q
DR
DS
DR DS
例 1 运用 SR锁存器，消除机械开关振动引起的脉冲。
＆
＆
Q
Q
5V
5V
1K
1K
S
A
B
S由 B到 A
S由 A到 B
Q
SR锁存器 的 应用举例
SD
RD
SD
RD
Q
§ 5.3 电平触发的触发器在实际应用中，为协调数字系统各部分的动作，
常常要求某些触发器于同一时刻动作。此时触发器的翻转不但要受 输入端 的控制，更重要的是要求各触发器能按一定 时间节拍 动作。为此,必须引入 触发信号,使这些触发器只有在触发信号到达时才按输入信号改变状态。通常把这个 触发 信号叫做 时钟信号
（ Clock ），简称时钟，用 CLK表示。
这种受时钟信号控制的触发器统称为 时钟触发器 。最简单的时钟触发器 —电平触发的触发器，习惯上称同步 SR触发器。
一,电平触发 SR触发器的电路结构与工作原理
Q Q
RD SD
＆ ＆
＆ ＆
R SCLK
平时常为 1
平时常为 1
异步复位端 异步置位端
Q Q
RD SD
＆ ＆
＆ ＆
R SCLK
0
被封锁 被封锁
1 1
输出保持原态输出保持原态电平触发 SR触发器 工作原理：
CLK=0,不管 R,S取何种组合，输出都 保持 原态 !
电平触发 SR触发器 工作原理：
1
被打开 被打开
R S
输出遵循特性表之值输出遵循特性表之值
CLK＝ 1时，触发器的特性表与 SR锁存器的特性表相同。
Q Q
RD SD
＆ ＆
＆ ＆
R SCLK
表 5.3.1 电平触发 SR
触发器的特性表
CLK S R Q Q*
0
0
1
1
1
1
1
1
1
1
X
X
0
0
1
1
0
0
1
1
X
X
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
1*
1*
简化的功能表
CLK＝ 1时
0 1 1
1 0 0
1 1 禁 止
R S Q*
0 0 保 持
Q *为 CLK到来以后触发器的状态。
注,CLK回到低电平后状态不定！
由它的特性表可见,在 R,S不相等时,Q 服从于 S !
特性表
CLK R S Q *
1 0 0 保 持
1 0 1 1
1 1 0 0
1 1 1 禁 止
0 X X 保 持逻辑符号：
电平触发 SR触发器
1R 1SC1
RD SD
SR
R SCLK
约束条件：
SR=0
二、电平触发方式的 动作特点
1.只有当 CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态；
2,在 CLK=1的全部时间 里,R,S的变化都可能引起触发器输出状态的改变。在 CLK回到 0以后，触发器保存的是 CLK回到 0以前瞬间的状态。
例 1,画出电平触发 SR触发器的输出端波形图。假设 Q的初始状态为 0。
CLK
R
S
Q
Q
在 CLK = 0 期间，触发器的状态,保持,
状态不定
1R 1SC1
CLKR S
例 2 画出 电平触发 SR触发器 的输出波形 。
假设 Q的初始状态为 0。
Q
Q
CLK
R
S CLK回到低电平后状态不定
“空翻”
即输出端随输入信号的多次变化将发生 多次翻转 。
1R 1SC1
CLKR S
SR锁存器导引门电路
(1) 电路组成
＆ ＆
CLK
Q Q
RD SD
＆ ＆
D
＆ ＆
＆ ＆
电平触发的 D触发器为了能适应单端输入信号的需要，把电平触发 SR
触发器改成电平触发的 D触发器（又称 D锁存器） 形式。
(2) 功能分析
＆ ＆
CLK
Q Q
＆ ＆
D
DR DS
0
1 1
输出端保持原状态CLK=0
1 1
01
10
结论,Q* = D
0
1
＆ ＆
CLK
Q Q
＆ ＆
D
X
DSDR
1 0
10
1 0
1
1
＆ ＆
CLK
Q Q
＆ ＆
D
X
DSDR
CLK=1
（无约束条件）
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
0 X X 保 持
b.功能表
CLK D Q Q *
Q* = D
d.动作特点：
CLK=1的全部时间里，输入的变化都将引起触发器输出的变化。
c.特性方程
D 锁存器
a.逻辑符号 QQ
1D C1
RD SDD CLK
R S
CLK
D
Q
Q
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
0 X X 保 持
CLK D Q Q*
特性表例,电路如左上图，且已知 触发器初始状态为 0，根据 CLK及 D的波形画出输出端的波形。
1D C1
RD SDD CLK
R S
1 2 3 4 5 6 7
14 13 12 11 10 9 8
1D 2D 允许
3D 4D NCVCC
1Q 2Q 3Q 4QNCGND
允许
74LS77 (4位锁存器 )
这一类的 D 锁存器，有集成组件的产品，
如 74LS77(4位锁存器 ),74LS75(4位双稳态锁存器 )，等等。 即 CLK1,2
即 CLK3,4
§ 5.4 脉冲触发的触发器主从 SR触发器就是用两个电平触发 SR触发器连接而成的。
R S CLK
＆ ＆
＆ ＆
＆ ＆
＆ ＆
1
Qm Qm
从触发器主触发器为了提高触发器工作的可靠性，实现每个 CLK
周期里输出端的状态只能改变一次，又设计出了脉冲触发的触发器。
1.电路结构：
通过一个反相器使 时钟信号 CLK互补控制主、从触发器。
一、电 路结构和工作原理
2.工作原理：
CLK=1时，主触发器根据 S,R
的状态翻转，从触发器被封死，从触发器 状态不变 ;
CLK由 1变 0后,从触发器被打开，从触发器按照主触发器的状态翻转。同时,主触发器被封死。
特点,F主,F从 轮流工作。 R S CLK
＆ ＆
＆ ＆
＆ ＆
＆ ＆
1
Qm Qm
从触发器主触发器一个时钟脉冲里 主从触发器输出端的状态 只能改变一次。
a,逻辑符号,
Q
1R
Q
1SC1
CLK
1R 1SC1
CLK
1 1
2 2
R S
R,S不相等 时
Q
Q1R
1S
C1
R
S
CLK
QmQm
CLK S R Q Q*
× ××
0 0
0 0
1 0
1 0
0 1
0 1
1 1
1 1
×
0
1
0
1
0
1
0
1
Q
0
1
1
1
0
0
1*
1*
表 5.4.1主从 SR触发器的特性表
*CLK回到低电平后输出状态不定！
R S CLK
＆ ＆
＆ ＆
＆ ＆
＆ ＆
1
Qm Qm
从触发器主触发器
b,特性表主从 SR触发器在一个时钟脉冲只翻转一次，
所以 克服了多次翻转 问题。
与同步 SR触发器一样 仍存在约束条件 问题。
为了克服约束条件问题，又引出了 主从 JK触发器 。关于主从 JK触发器，稍后再介绍。
c,动作特点：
但由于其主触发器和从触发器仍是电平触发
SR触发器,在 CLK=1期间,Qm 和 Qm的状态仍随
R,S的变化而多次改变。
Q
CLK
S
R
Q
例 4.2.3 在主从 SR触发器的电路中,若 CLK,S和 R的电压波形如图所示，试画出 Q和 Q端的电压波形。设
Q的初始状态为 0。
SR触发器的电路结构演变过程由两个与非门构成
SR锁存器由四个与非门构成电平触发 SR触发器由九个与非门构成主从 SR触发器公共结构让其接受时钟控制克服空翻主从 JK触发器为了克服主从 SR触发器的 约束条件 问题，
只需将其输出端 Q和 Q分别与其输入端 R和 S连接，
并另引入两个输入端，
分别叫 J和 K用以与 SR触发器 区别。这样就构成了主从 JK触发器。
R1 ＝ K Q,S1 ＝ J Q.
R SC
CLK
R SC
CLK
1 1
2 2
JK
F主
F从
1
QmQm
R SC
CLK
R SC
CLK
1 1
2 2
JK
R1= S1= 0,Q 保持 ；
Q Q
F主
F从主从 JK 触发器的工作原理,
R1= Q,S1 ＝ Q,
Q 翻转；
(1) J＝ K= 0
(2) J=K= 1
1
R1 ＝ K Q.
S1 ＝ J Q.
QmQm
(3) J = 0,K = 1
R SC
CLK
R SC
CLK
1 1
2 2
JK
10
01
1
01 0
F主
F从 R1 = Q K
S1 = Q J
假设 Q = 1
= 1
= 01 0
1 0
1
0
01
结论,Q * = J ＝ 0 !
Q * = J ＝ 0,在 CLK
从 1变为 0后出现。
1
(3) J = 0,K = 1，
R SC
CLK
R SC
CLK
1 1
2 2
JK
01
01
1
01 0
F主
F从 R1 = Q K
S1 = Q J
并假设 Q = 0
= 0
= 00 0 1
0
1
01
结论,Q * = J ＝ 0
0 1 0
同理可以证明：无论 Q是什么状态，
只要 J＝ 1 且 K＝ 0，则 Q *= J = 1。证明过程略去。
阶段性小结
0 1 1 0
J K Q Q *
结论,无论 Q 是什么值,J=0，
K=1时,Q*服从于 J！
0
a.特性 表：
0 0 Q
1 1 Q
0 1 0
1 0 1
b.特性方程：
QJQK*Q
c.逻辑符号,
主从 JK触发器
J,K不同，
服从 J
保持计数 QQ
1K 1JC1
SDRD
K JCLK
1K 1JC1
SDRD
K JCLK
CLK低电平有效
J K Q *CLK
图 5.4.4 具有 多输入端 的主从 J K 触发器有些集成电路触发器产品中，输入端 J和
K不止一个。
集成的 主从 JK 触发器 简介,
与门输入 JK 主从触发器 7472 (带预置和清除端 ) J=J1J2J3,K=K1K2K3
双 JK 触发器 7476 (带预置和清除端 )
双 JK 触发器 7478 (带预置端、共清除端、
共时钟端 )
双 JK 主从触发器 74107(带清除端 )
双 JK 主从触发器 74111 (带数据锁定 )
例 1,画出主从 JK 触发器输出端波形图。
J K Q *
0 0 Q
1 1 Q
0 1 0
1 0 1
CLK
J
K
Q
注意：这里 J,K在 CLK=1期间没有变化。
1K 1JC1
SDRD R S
例 2,讨论 Q1,Q2 的输出波形
CLK
假设初始状态 Q = 0
Q1
Q2
看懂逻辑符号 ；
熟练使用功能表 。
QJQKQ *
QQ *?
QK
QJ
1J
1K
CLK
Q2
1J
1K
CLK
Q1
例 3,画出下图所示各电路中输出端的波形图（初始状态为 0） 。
CLK 1 2 3 4 5 6
A
CLK 1 2 3 4 5 6
A
B
Q1
J
Q2
输出没有回送到输入端，
不妨也称其为,开环,。
Q11J
1K
A
CLK
1J
1K
Q2
CLK
A B
= 1
例 4,画出下图所示电路中各输出端的波形图,
CLK 1 2 3 4 5 6
A
J1
K1
Q1
A
CLK
J2
K2
Q2= 1 初始状态为 00
J1
Q2
Q1
J2
输出已经回送到输入端，
那么就称其为,闭环,。
二、脉冲触发方式的 动作特点
CLK下降沿到来时,F主 的输出传递到 F从，
翻转完成。
CLK=1期间，主触发器接收输入端的信号主从触发器有两种结构：
（ 1） Q和 Q没有反馈到输入端，如主从 SR触发器，及其由它派生出的各种触发器，其主触发器仍存在 空翻问题。
（ 2)Q和 Q反馈到输入端，如主从 JK触发器，及其由它派生出的 D,T触发器等，存在 一次变化 问题。
现象如下,
CLK
D
如：由主从 JK触发器派生的 D触发器：
设 Q= 0
存在“一次变化”问题 。
Q实际为什么 当 CLK下降沿到来时，
Q 不按此刻输入信号的状态变化呢？
一次变化问题
R SC2 2
＆ ＆
＆ ＆
CLK
CLK
D
QmQm
F从
F主
1
1
解释如下,
CLK
D
Qm
1
1
0
10
1 0
0 10
1 1
设 Q= 0
保持跟随
D
端初始状态
0
0
Q实际
1
1 0
保 持保持注意图中反馈线已将 b门封死。
R SC2 2
＆ ＆
＆ ＆
CLK
CLK
D
QmQm
F从
F主
1
1
归 纳产生上述输出结果的 根本原因 是：
主触发器是一个同步 SR触发器，且有一对互补的交叉反馈信号加在输入端，在 clk=1
期间当输入信号变化时，其状态能且 只能改变一次 ；
于是导致主触发器在
clk=1期间，可能记忆一个错误的状态，等到 clk下降沿到来时,Q状态跟随 Qm的错误状态翻转。
R SC2 2
＆ ＆
＆ ＆
CLK
CLK
D
QmQm
F从
F主
1
1
只有在 CLK=1的全部时间里输入始终保持不变的条件下，用 CLK下降沿到来时 的输入状态决定触发器的次态才肯定是对的。否则，必须考虑 CLK=1期间输入端状态的全部变化过程，
才能确定 CLK下降沿到来时触发器的次态。
结 论因此，在 CLK＝ 1 期间，一般不允许 J,K
发生变化，于是设法通过 改变电路结构 而取消这一限制。
在使用主从结构触发器时必须 注意,
主从 JK 触发器小结
1,熟练掌握主从 JK触发器逻辑符号 的全部含义。
2,熟练掌握并正确运用主从 JK触发器的 特性表,特性方程 。QQ
K JC1
SDRD
K JC1
SDRD
3,主从 JK触发器没有空翻、
约束条件问题，但存在,一次变化” 问题。
例 5.4.3 在图 5.4.3所示的主从 JK触发器电路中,已知
CLK,J,K的电压波形如图 5.4.6所示，试画出与之对应的输出电压波形。设触发器初态为 0。
1.第一个 CLK高电平期间输入始终为 J=1,K=0。
2.第二个 CLK高电平期间 K端状态发生过变化,因而不能简单地以 CLK下降沿到达时 J、
K的状态来决定触发器的次态。
J
K
Q
CLK 1 2 3 4
CLK下降沿到来之前出现过 J=0,K=1，
主触发器被置 0，所以虽然 CLK下降沿来时，虽然回到了 J=K=0，但从触发器仍按主触发器的状态被置 0。
3.第三个 CLK下降沿来时,J=0,K=1，按功能表应有 Q*=0；
所以 CLK下降沿到达后，
从触发器按主触发器的状态被置 1。
R SC
CLK
R SC
CLK
1 1
2 2
JK
FF主
FF从
1
01
0 1
1 1
1
10
0
保 持但 CLK高电平期间出现过
J=K=1,且触发器状态为 0，故
CLK下降沿到来之前 主触发器被置 1。
Q=0时，主触发器只能接受 置 1信号,Q=1时，主触发器只能接受置 0信号。其结果是在 CLK=1期间，
主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。
即一次变化现象。
§ 5.5 边沿触发的触发器为了免除 CLK=1期间输入信号电平不许改变的限制，可采用 边沿触发器 。其特点是：触发器只在时钟跳转时 触发，而在 CLK=1或 CLK=0期间，输入端的任何变化都不影响输出。
目前已用于数字集成电路产品中的边沿触发器电路主要有：用两个电平触发 D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等。
1,用两个电平触发 D触发器构成的边沿触发器虽然这种电路结构在形式上也是主从结构，但它和前面讲过的主从触发器具有完全不同的动作特点。
一、电路结构和工作原理当 CP=0,CP=1时,TG1导通,TG2截止,D端的输入信号送入主触发器中，使 Q1=D。但此时主触发器尚未形成反馈连接，不能自行保持,Q1跟随 D端的状态变化。同时，由于 TG3截止,TG4导通，从触发器维持原态，而且主从之间被 TG3所切断。
Q1
Q1
当 CP的上升沿到来时,TG1截止,TG2导通。由于
G1门的输入电容存储效应,G1输入端的电压不会立刻消失，又 G1,G2和 TG2构成一闭合回路,Q1在 TG1
切断前的状态被保存下来。同时，由于 TG3导通、
TG4截止，主触发器的状态通过 TG3和 G3门 送到了输出端，使 Q*=Q1=D（ CLK上升沿到达时 D的状态）。
Q1
Q1
CLK D Q Q*
× ×
0
0
1
1
×
0
1
0
1
Q
0
0
1
1
1D
＞ C1
Q
QCLK
D
逻辑符号：特性表边沿 D触发器
Q Q
e f
c d
a b
CLK
D
置 0 阻塞线置 1 阻塞线置
1
维持线置
0
维持线
*2、维持阻塞触发器维持阻塞触发器亦有 SR,JK,D触发器等,现以 D触发器为例加以说明。
Q Q
e f
c d
a b
CLK
D
XX
0
1 1
D
保持不变
D
D
1
1
Q * = D
当 CLK 从 0 变为 1 以后，输出 Q才有相应的值 !我们称其为,上升沿翻转,!
0 1
D
Q Q
e f
c d
a b
CLK
D
XX
1 1
DD
D
D
D
D
1
工作原理：
Q Q
e f
c d
a b
CLK
D
1
0
1 0
1
0
在 CLK = 1期间,D发生不应有的变化，又会怎么样?
1
置
0
维持线
0
由于“置 0维持线”的存在,a 门输出无变化 ；
10
假设初态
Q=0:
1
由于“置 1阻塞线”的存在,b 门输出也保持不变；当 b 门输出保持不变时,d 门输出亦保持不变 ；只要 d 门输出保持不变,c 门输出也就不变。
0
01
Q Q
e f
c d
a b
CLK
D
1
1
0 1
0
1
在 CLK = 1期间,D发生不应有的变化，又会怎么样?
置
0
维持线置 1阻塞线
0
综上所述：
CLK = 1期间,D发生不应有的变化，不影响输出 Q。
假设初态
Q=1:
置
1
维持线置 0 阻塞线输出端保持变化后的新状态
1 1
再看看 CLK 回到 0 以后的情况如何：
D
D
1 1
Q Q
e f
c d
a b
CLK
D
XX
DD
D
D
D 0
维持－阻塞型 D触发器是在 CLK正跳沿前接受输入信号,正跳沿时 触发翻转,正跳沿后输入即被封锁，三步都是在正跳沿前后完成，
所以有 边沿触发器 之称。
a,特性表
1D C1
维持－阻塞型 D边沿触发器上升沿翻转 下降沿翻转上升沿触发 下降沿触发
C LK D
*
Q
0 X
Q
1 X
Q
0 0
1 1
b,特性方程
Q * = D
c,逻辑符号
1D C1
图 5.5.5 带有异步置位、复位端和多输入端的 维持阻塞 D触发器集成的 边沿 D触发器 简介,
双 D型正边沿触发器 7474
(带预置和清除端 )
六 D型触发器 74174
单路输出共直接清除四 D型触发器 74175
互补输出共直接清除
*3、利用门电路传输延迟时间的边沿触发器与或非门 G1和
G2组成基本 RS
触发器,G3和
G4为输入控制门，且 G3,G4
的传输延迟时间大于基本 RS
触发器的翻转时间。
门 B,B’,G3和 G4同时被 CP的低电平封锁。而由于 G3、
G4的输出 P,P’两端为高电平，门 A,A’是打开的，故触发器的状态通过 A,A’得以 保持 ；
设触发器的初始状态为 Q=0,Q=1。 1) CP=0时,
1
0
0
1
1
保持
2） CP变为高电平以后：
1 门 B,B
’首先解除封锁,结果是使 B的输出由 0
变 1，基本 RS触发器通过 B,B’
保持 原态；
1
0
保持分析：假 设此时输入 J=1,K=0，则经过门 G3,G4的 传输延迟时间后 P=0,P’=1，结果是使 A的输出端由 1变 0，但它晚于 B的输出由 0变 1，这样保证了触发器 Q端为 0不变。另外只要 Q端为
0不变，因为它接在与门 A’,B’的输入端，所以 Q=1亦不会变。
这就说明了 CP变为高电平时触发器的状态不随输入改变。
0
10
1
3） CP下降沿到达时：
1
门 B,B’的输出立即变为 0。
1
0
0 由于 G3的传输延迟时间较长,
使得 P由 0变 1来得比 B的 1变 0晚,
结果使得 Q由 0
变 1。
00
1
0
0
1
0
1
1
4) CP下降沿后,
由于基本 RS触发器的状态翻转完毕，并已自锁，即使在
G3,G4的传输延迟后 P和 P’都变为高电平，触发器状态也不会变化。也就是说该触发器是真正的边沿触发器。
逻辑符号：
CP J K Q Q*
× ××
0 0
0 0
1 0
1 0
0 1
0 1
1 1
1 1
×
0
1
0
1
0
1
0
1
Q
0
1
1
1
0
0
1
0
1J 1KC1
J CLK K
＞
Q
1
0
Q
表 5.5.2 特性表集成的 边沿 JK 触发器 简介,
与门输入 JK 正边沿触发器 7470
(带预置和清除端 )
与或门输入 JK 负边沿触发器 74101
(带预置端 )
与门输入 JK 负边沿触发器 74102
(带预置和清除端 )
双 JK 负边沿触发器 74103 (带清除端 )
双 JK 负边沿触发器 74106 (带预置和清除端 )
双 JK 负边沿触发器 74108 (带预置端、
共清除端及共时钟端 )
二、边沿触发方式的动作特点触发器的次态仅取决于时钟信号的 上升沿或下降沿 到达时输入的逻辑状态，而之前之后输入信号的变化对触发器的状态没有影响。
例 1,逻辑电路和输入信号如图所示，画出触发器 Q端的波形。触发器的初态为 0。
D
CLK C1
1D Q
Q
CLK
D
Q
例 2,D触发器 应用举例 --四路优先判决电路。
发光二极管
Q3
Q4
Q2
Q1
Q4
Q3
Q1
Q2
D1
D2
D3
D4
CLR
1KHZ
+5V 74LS175
＆
＆
74175：四 D型触发器,互补输出,共直接清除题 5.28
Q3
Q4
Q2
Q1
Q4
Q3
Q1
Q2
D1
D2
D3
D4
CLR
1KHZ
+5V 74LS175
0
0
0
0
1
1
1
1
1
四个发光二极管均不亮 !
等待有人启动按钮
＆
＆
赛前先清零
Q3
Q4
Q2
Q1
Q4
Q3
Q1
Q2
D1
D2
D3
D4
CLR
1KHZ
+5V 74LS175
1
0
0
1
2 号选手抢答成功时钟的频率 越高,区分选手按键先后的分辨率就 越高 。
＆
＆
这时其它按钮被按下也没反应。
5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类按照逻辑功能的不同特点,通常将 时钟触发器分为 SR触发器,JK触发器,T触发器,D触发器等几种类型。
一,SR触发器凡在时钟作用下逻辑功能符合下列特性表规定的逻辑功能者，都叫 SR触发器。
S R Q Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
不定不定表中已默认时钟信号存在。
表 5.6.1 SR触发器的 特性表
SR触发器的 特性方程,
Q
RS
00 01 11 10
0
1
0 1 X 0
1 1 X 0
Q*
SR触发器的 状态转换图,
0
*
RS
QRSQ （ 约束条件 ）
Q RS
0 1
01
10X0 0X
二,JK触发器凡在时钟作用下逻辑功能符合下列特性表规定的逻辑功能者，都叫 JK触发器。
J K Q Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
1
0
JK触发器的 特性方程,
Q*= JQ+ KQ
Q
JK
00 01 11 10
0
1
0 0
01
1
0
1
1
Q*
JK触发器的 状态转换图,
表 5.6.2 JK触发器的 特性表
Q JK
0 1
10,11
01,11
0X X0
三,T 触发器在某些应用场合下，需要这样一种逻辑功能的触发器，当控制信号 T=1时，每来一个 CLK脉冲其状态翻转一次 ；而当 T=0时，不管有无 CLK脉冲，触发器状态保持不变 。具备这种逻辑功能的触发器叫做 T
触发器。
T 触发器 特性表,
T Q Q*
0
0
1
1
0
1
0
1
0
1
1
0
0 1
T=1
T=1
T=0 T=0
Q*= Q
Q*= Q
T 触发器 状态转换图,
T
0
1
Q
Q
*Q
T 触发器 特性表,
T触发器的 逻辑符号,
QTQTQ *
T触发器的 特性方程,C1
Q
Q
1K 1J
T
CLK
C1
Q
Q
T 1T
CLK
QTQT*Q
当 T接固定高电平时,Q*= Q
有时也把这种接法的触发器叫做 T’触发器 。
四,D 触发器凡在时钟信号作用下逻辑功能符合下表特性所规定的逻辑功能者，叫做 D触发器。
D Q Q*
0
0
1
1
0
1
0
1
0
0
1
1
D触发器的 特性方程,Q*=D
表 5.6.4 D触发器的 特性表
D触发器的 状态转换图：
Q D
0 1
1
00 1
5.6.2 触发器的电路结构和逻辑功能、触发方式的关系触发器的逻辑功能,是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。
同一逻辑功能的触发器可以用不同的电路结构实现；
同一种电路结构形式可以接成不同逻辑功能的触发器。
触发器的电路结构形式和逻辑功能是两个不同的概念，二者没有固定的对应关系。
一、电路结构和逻辑功能二、电路结构和触发方式电路的触发方式由电路的结构形式决定，因此，电路结构形式与触发方式之间有固定的对应关系。
例如,JK触发器
1,当 J=0,K=0时，具有保持功能；
2,当 J=1,K=1时，具有翻转功能；
3,当 J=0,K=1时，具有复位功能；
4,当 J=1,K=0时，具有置位功能。
因此,JK触发器的逻辑功能最强,JK触发器可以转换成其他多种触发器。
触发器逻辑功能的相互转换一,JK触发器转换成 D触发器
C1
1K 1J
CLKD
1
QJQKQ *
K= D
J=D
Q * = D
二,JK触发器转换成 T触发器
C1
Q
Q
1K 1J
T CLK
QJQK*Q
J=K=T
QTQT*Q
三,D触发器转换成 T′触发器
C1
1D
CLK
Q * = D
D=Q
Q*Q?
*5.7 触发器的动态特性为了保证触发器能正常、可靠地工作，
有必要分析它们的 动态翻转 过程，即 输入信号 和 时钟信号 的作用时间以及它们在时间上的相互配合应满足一定的要求。
这些要求表现在对 建立时间,保持时间,
时钟信号的宽度和最高工作频率 的限制上。
5.7 触发器的动态特性
5.7.1 SR锁存器的动态特性一、输入信号宽度
tPLH=tpd
设所有门电路的平均传输延迟时间相等,用 tpd表示。
pd2t必须大于的宽度和 WDD tRS
二、传输延迟时间从输入信号到达起，
到输出端新状态稳定地建立起来为止，所经过的时间为 SR锁存器 的传输延迟时间。
tPHL=2tpd
图 5.7.1 SR锁存器的电路与动态波形
5.7.2 电平触发 SR触发器的动态特性一、输入信号宽度要求 S（或 R）和 CP
同时为高电平的时间应满足：
tw（ S·CP） ≥2tpd
图 5.7.2同步 RS触发器的电路和动态波形
pd2t的宽度必须大于和 DD RS
CPRRCPSS DD,
二、传输延迟时间
tPLH=2tpd,tPHL=3tpd
5.7.3 主从触发器的动态特性一、建立时间：
为保证 CLK下降沿到达时主触发器能可靠翻转,J,K应先于
CLK下降沿 2tpd稳定建立,因此
tset≥2tpd。
输入信号应先于时钟脉冲动作沿到达的时间，用 tset 表示。
二、保持时间保持时间是指 CLK下降沿 到达后 输入信号仍需要保持不变的时间，用 tH表示。
为避免输入产生竞争现象，必须在 CLK变成低电平以后 J,K的状态才允许变化。因此，保持时间必须大于 CLK的下降时间 tf,即 tH≥ tf。
三、传输延迟时间若将从 CLK下降沿开始到触发器新状态稳定地建立的这段时间定义为传输延迟时间，则有
tPLH=3tpd tPHL=4tpd
四、最高时钟频率因为主从触发器是由两个同步 SR触发器组成的，
所以由同步 SR触发器的动态特性可知，为保证主触发器的可靠翻转,CLK高电平的维持时间 tWH应大于
3tpd。同理,CLK低电平的维持时间 tWL也应大于 3tpd。
因此，时钟的最小周期为,
TC（ min） ≥6tpd
最高时钟频率,fc（ max） ≤1/（ 6tpd）
一、建立时间
5.7.4 维持阻塞触发器的动态特性由于 CLK是加在门 c和 d
上的，所以在 CLK上升沿到达之前门 a和 b输出端的状态必须稳定地建立起来。而输入信号到达 D端后，要经过两级门的传输延迟时间，门
b的输出才能稳定的建立起来。因此 D端的输入信号必须先于 CLK的上升沿到达，
而且建立时间应满足：
tset≥2tpd
Q Q
e f
c d
a b
CLK
D
DD
D D
二、保持时间
CLK上升沿后，在
CLK=1期间,D=0时 D必须维持到 c门的输出反馈到 a门输入端以后,D端的低电平才允许改变。 tHL=1tpd； 在
D=1时,tHH= 0。
四、最高时钟频率
tWH?tPHL=3tpd,tWL≥tset+tpd（ c门） =2tpd+tpd=3tpd
CLK
t0
tWH
D
t0
tH
tset
Q
t0
tPLH
Q
t0
tPHL
三、传输延迟时间从 CLK脉冲上升沿作用开始到触发器稳定的输出时间为,tPLH=2tpd,tPHL=3tpd
fC（ max） =1/（ tWH+ tWL） =1/6tpd
本章要求虽然花费了不少时间用于分析触发器内部电路的工作原理，那只不过为了知其所以然而已。 重点 要求大家在理解的基础上能够 牢固地记忆 和 正确地使用 边沿触发方式 下的 D
触发器 和 JK触发器 的 逻辑符号、特性方程 和 逻辑 功能 。
本章小结触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。
触发器的逻辑功能可以用 特性表、卡诺图、特性方程、状态图和波形图 等 5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。
同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。
第五章结 束习 题题 5.1，题 5.5，题 5.9，题 5.10，
题 5.13,题 5.15,题 5.18（ Q3,Q10)，
题 5.19 （ Q1,Q4),题 5.24
