数字电子技术基础制作人：吴亚联湘潭大学信息工程学院第六章 时序逻辑电路
§ 6.1 概述
§ 6.2 时序逻辑电路的分析方法
§ 6.4 时序逻辑电路的设计方法
§ 6.3 若干常用的时序逻辑电路
§ 6.5 时序逻辑电路中的竞争 -冒险现象内容提要本章系统讲授 时序逻辑电路的工作原理和分析方法、设计方法。
首先，概述时序逻辑电路在电路结构和逻辑功能上的特点，以及分析时序逻辑电路的具体方法和步骤；然后介绍寄存器、计数器等常用时序逻辑电路的工作原理和使用方法；最后讲述 时序逻辑电路的设计方法，并从物理上讨论时序逻辑电路中的竞争 -冒险现象。
时序电路的特点,具有记忆功能。
在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且 还和电路原来的状态有关 者，都叫做时序逻辑电路，简称 时序电路 。
组合逻辑电路存储电路
...,..
...,..
X
Q
Y
Z
时序电路的基本单元,触发器。
§ 6.1 概述一、时序逻辑电路的基本结构及特点
X,时序逻辑电路的输入信号
Q,存储电路的输出信号
Y,时序逻辑电路的输出信号
Z,存储电路的输入信号
Q)F ( X,Y? 输出方程
Q)G ( X,Z? 驱动方程
)QH ( Z,Q *? 状态方程组合逻辑电路存储电路
...,..
...,..
X
Q
Y
Z
二、时序逻辑电路的分类电路中所有触发器的时钟输入端 接同一个时钟脉冲源。
电路中没有统一的时钟脉冲源。
同步 时序逻辑电路异步 时序逻辑电路因此各个触发器状态变换的时间先后不一 。
有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，
各触发器状态的翻转几乎是同时的。
Mealy型时序逻辑电路：
Moore型时序逻辑电路：
■ 根据输出信号的特点分为：
■ 根据存储电路中触发器的时钟控制情况分为：
输出与输入 变量 无关输出与输入变量有关
§ 6.2 时序逻辑电路的分析方法一、分析步骤：
1.根据逻辑图，写出各触发器的 驱动方程 ;
2.将各驱动方程代入相应触发器的特性方程，
求得各触发器的 次态方程（即状态方程 )，从而得到时序逻辑电路的 状态方程组 ;
3.根据逻辑图，写出电路的 输出方程 ;
5.确定时序逻辑电路的 逻辑功能 。
6.2.1 同步时序逻辑电路的分析方法
4.根据三大方程描述时序电路的 状态转换表 或状态转换图 或 时序图 ；
例 6.2.1 试分析图 6.2.1时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。 FF1、
FF2和 FF3是三个主从结构的 TTL触发器，下降沿动作，输入端悬空时和逻辑状态 1等效。
图 6.2.1 例 6.2.1的时序逻辑电路解,（ 1）写各驱动方程式
321 QQJ
1K1?
12 QJ?
312 QQK
213 QQJ
23 QK?
C1
1J
1K
Q1
Q1
FF1
C1
1J
1K
Q2
Q2
FF2
C1
1J
1K
Q3
Q3
FF3
&
&
& 1
CLK
Y
（ 2）写各状态方程式
QKQJQ *
132*1 QQQQ
23121*2 QQQQQQ
32321*3 QQQQQQ
（ 3）写输出方程
32 QQY?
至此，我们写出了三大方程，但是，我们并不清楚这个电路的作用 ！
321 QQJ
1K1?
12 QJ?
312 QQK
213 QQJ
23 QK?
6.2.2 时序逻辑电路的状态转换表、
状态转换图、状态机流程图和时序图一、状态转换表状态转换表就是一个特殊的真值表，它记录的是在当前时刻的输入与当前状态下，当前的输出情况与下一时刻的状态变化情况。
如果把 当前的输入变量值与状态值 代入输出方程与状态方程，就可以得到 当前的输出值和电路的次态 ；如果以得到的次态做为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此每一种情况全部计算出来便到全部的情况，称为 状态转换表 。
二、状态转换图反映时序逻辑电路状态转换规律及输入输出的取值关系的图形。
Q1Q0 X/Z 00 01
0/0
1/1
1/0 0/1
次态 /输出输入现态
X
Q Q*/Z
例 6.2.2 试列出图 6.2.1所示电路的状态转换表。
Q3 Q2 Q1 Q3* Q2* Q1* Y
0 0 0
0 0 1
0 0 1 0
0 1 0 0
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
0 0 0 1
0 0 0 1
缺少 111为初态的情况
CLK Q3 Q2 Q1 Y
0 0 0 0
0 0 1
0
1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
状态方程输出方程
32 QQY?
132*1 QQQQ
23121*2 QQQQQQ
32321*3 QQQQQQ
从表中可以看出，如果把
Q3Q2Q1,Y的变化与 CLK的变化统一来看的话，我们会发现经过 7个
CLK后,Q3Q2Q1又重新按相同的规律变化，而 Y出现一个 1，现实生活中什么东西具有这种规律呢？
7进制计数器其中 Q3Q2Q1为计数状态,Y为进位
CLK Q3 Q2 Q1 Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
我们可以把状态转换表表示为 状态转换图 的形式
CLK Q3 Q2 Q1 Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
000
001 010 011
100
101110
111
/0
/0 /0
/0
/0/0
/1
/1
这就是状态转换图！
驱动方程状态方程输出方程输入输出状态时钟脉冲
2121
2121
QQAQQA
QQAQQAY
CLK
212
*
2
11
*
1
QQADQ
QDQ
例 6.2.3 分析图 6.2.3所示电路的逻辑功能。
如何写状态转换表或图？
QQAQ
QQ
21
*
2
1
*
1
2121 QQAQQAY
A Q2 Q1 Q2* Q1* Y
0 0 0 0 1 0
0 0 1
0 1 0
0 1 1
1 0 0
1 1 0
0 0 1
1 0 0 1 1 1
1 1 1 1 0 0
1 1 0 0 1 0
1 0 1 0 0 0
A
Q2Q1
0
1
00 01 11 10
Q2*Q1*/Y
01/010/0 11/000/1
11/100/0 01/010/0
状态转换表状态转换图
A=0
加法计数器
A
Q2Q1
0
1
00 01 11 10
Q2*Q1*/Y
01/010/0 11/000/1
11/100/0 01/010/0
A=1减法计数器三、状态机流程图（ SM图）
SM图中使用的图形符号有三种：
输出列表
（或操作 ）
状态名称状态编码条件0 1
条件输出列表图 6.2.5 SM图中使用的三种图形符号
(a)状态框 (b)判断框 (c)条件输出框
SM图采用类似于编写计算机程序时使用的程序流程图的形式，表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。
图 6.2.6 SM模块举例
Y1,Y2
S1 001
A0 1
Y3 B0 1
Y4
1 2 3
图 6.2.3电路的 SM图如图 6.2.7所示。
CLK Q3 Q2 Q1 Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
CLK
Q3
Q2
Q1
Y
t
t
t
t
t
0 1 2 3 4 5 6 7
假设初始状态为 000
在输入信号和时钟脉冲序列作用下，电路状态、
输出状态随时间变化的波形图叫做 时序图 。
四、时序图
*6.2.3 异步时序逻辑电路的分析方法
1、写三大方程驱动方程状态方程输出方程
)( 0000*0 cpQcpQQ
)()( 013113*1 QQQcpQQQ
)()( 1222*2 QQcpQQ
)()( 03213321*3 QQQQcpQQQQ
例 6.2.4 分析图 6.2.10所示电路的逻辑功能。
2.分析其功能
)( 00*0 cpQQ
)( 013*1 QQQQ
)( 12*2 QQQ
)( 0321*3 QQQQQ
30 QQC?
CP0
Q3
Q2
Q1
Q0
C
设初态为 0000
作状态转换图可以看出这是一个 异步十进制加法计数器 ！
3,检验其能否 自动启动？
什么叫,自动启动”?
四个触发器本应有十六个稳定状态,可上图电路的状态图中只有十个状态。如果由于某种原因进入了其余的六个状态当中的任一个状态，若电路能够自动返回到计数链
( 即有效循环 ),人们就称其为 能自动启动 。
§ 6.3 若干常用的时序逻辑电路在数字系统中，常常会使用大量的时序电路，如 寄存器，计数器 等，它们都有十分明显的功能特征，是时序电路的典型代表。
正确地分析它们，对我们以后使用这些器件以及分析其它时序电路有非常大的帮助。
6,3.1 寄存器和移位寄存器寄存器 是计算机的主要部件之一，它用来暂时存放数据或指令。 由于一个触发器可以存储 1位信息,n个触发器就可以存储 n位信息，因此就可以构成一个 n位的寄存器。
一、寄存器
8位寄存器
0 1 1 0 1 0 1 11 1 0 1 1 0 1 1
并行输入并行输出
0 1 1 0 1 0 1 1
0 1 1 0 1 0 1 1
1 0 1
1 1 0 1 1 0 1 1
4位 D锁存器 74LS75
D0
D1
D2
D3
Q0
Q1
Q2
Q3
CPA
CPB
并行输入 并行输出图 6.3.1 74LS75的逻辑图
4位寄存器 74HC175
D0
D1
D2
D3
Q0
Q1
Q2
Q3
CP
Rd
图 6.3.2 74HC175的逻辑图
CC4076：三态输出的 4位寄存器异步清 0端选通端置数 /保持端
1） LDA+LDB=1时：
电路装入数据；
2） LDA+LDB=0时：
电路保持状态；
3） ENA=ENB=0时：
Q端数据输出；
ENA+ENB=1时：
输出处于高阻态；
二,移位寄存器所谓,移位,，
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
就是将寄存器所存各位数据,在移位脉冲的作用下,依次向左或向右移动。 根据 移位方向,常把它分成 左移寄存器,右移寄存器 和 双向移位寄存器三种：
根据移位数据的 输入－输出方式,又可将它分为下述四种电路结构：
串 行输 入 － 串 行输 出串 行输 入 － 并 行输 出并 行输 入 － 串 行输 出并 行输 入 － 并 行输 出
FF FF FF FF
串入－串出输入 输出输入串入－并出
FF FF FF FF
一 个输 入 端,一 个输 出 端输出一 个输 入 端,多 个输 出 端并入－串出
FF FF FF FF
输 入输出并入－并出
FF FF FF FF
输 入输 出多 个输 入 端,一 个输 出 端多 个输 入 端,多 个输 出 端
Q
Q D
Q
Q D
Q
Q D
Q
Q D
RD
CLR 移位脉冲
CP
DI串行输出 3 2 1 0
清零脉冲
1,四位 串入 - 串出 的左移寄存器
D0 ＝ DI
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
串行输出移位脉冲串行输入清零脉冲并 行 输 出
DO
Q3Q2Q1Q0 D3D2D1D0
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
串行输出 3 2 1 0
D3 ＝ Q2
D2 ＝ Q1
D1 ＝ Q0
D0 ＝ DI
设初态 Q3Q2Q1Q0 ＝ 0000
0 0 0 0
0 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
0 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
1 0 1 0
DI（ 1101）
工作原理：
经过 4个移位脉冲后，串行输入的数据，并行输出。
Q3Q2Q1Q0 D3D2D1D0
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
串行输出 3 2 1 0
D3 ＝ Q2
D2 ＝ Q1
D1 ＝ Q0
D0 ＝ DI
设初态 Q3Q2Q1Q0 ＝ 0000
1 1 0 1
1 0 1 0
0 1 0 0
1 0 0 0
0 0 0 0
1 0 1 0
0 1 0 0
1 0 0 0
0 0 0 0
0 0 0 0
DI（ 1101）
经过 8个移位脉冲后，串行输入的数据从 Q3端串行输出。
CP
Q
D
Q
Q3 D
Q
D
Q
D
移位脉冲串行输出Q1Q2 Q0
2,四位串入 - 串出的 右移 寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ DI
D0 ＝ Q1D
I
串行输入串行输出四位 串入 - 串出 的左移寄存器串行输出串行输出
Q
Q D
Q
Q D
Q
Q D
Q
Q D
RD
CLR 移位脉冲
CP
DI
3 2 1 0
清零脉冲
D0 ＝ DI
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2移位脉冲串行输入清零脉冲并 行 输 出在同一电路中，如何实现既能左移，又能右移?
提示：左移、右移有乘法和除法的功能！
3,双向移位寄存器的构成,
S＝ 0 时，左移 ；
S＝ 1 时，右移 。
D0 = SDIL＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ SDIR
D1 = SQ0 ＋ SQ2
设置控制端 S
那么，就需使：
需要把这个设想检查验证一下。
四位串入 - 串出的左移 寄存器：
D0 ＝ DIL
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移 寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ DIR
D0 ＝ Q1
D0 = S DIL ＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ S DIR
D1 = SQ0 ＋ SQ2
S＝ 1 时，
= 0·DIL + 1·Q1 = Q1
= 0·Q0 + 1·Q2 = Q2
= 0·Q1 + 1·Q3 = Q3
= 0·Q2 + 1·DIR = DIR
确实能够实现右移 !
四位串入 - 串出的左移 寄存器：
D0 ＝ DIL
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移 寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ DIR
D0 ＝ Q1
D0 = S DIL ＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ S DIR
D1 = SQ0 ＋ SQ2
S＝ 0 时，
= 1·DIL + 0·Q1 = DIL
= 1·Q0 + 0·Q2 = Q0
= 1·Q1 + 0·Q3 = Q1
= 1·Q2 + 0·DIR = Q2
也能够实现左移,方案可行 !
具体电路,
D0 = S DIL ＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ S DIR
D1 = SQ0 ＋ SQ2
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CP
3 2 1 0
1
&
&
1
&
&
1
&
&
1
&
&
S
DIR
DIL
集成寄存器 74LS194A
74LS194A是多功能移位寄存器右移串行输入左移串行输入并行输入
VCC Q0 Q1 Q2 Q3 S1 S0CP
16 15 14 13 12 11 10 9
1 3 4 5 6 7 82
QA QB QC QD CP S1
S0CLR
LDCBAR
D0 D1 D2 D3DIR DILRD GND
74LS194
控制端图 6.3.6 双向移位寄存器 74LS194A
0110120110101 SSQSSQSSDSSQR
74LS194的工作原理清零,Q3 Q2 Q1Q0=0000;
CP0 = CP1= CP2= CP3= CP
以 FF1为例说明 （ CP= 时）
111*1 QRSQ
11 RS?
1*1 RQ
（ 1） RD=0时：
（ 2） RD=1时：
由逻辑图可知：
0110120110101 SSQSSQSSDSSQR
0110120110101*1 SSQSSQSSDSSQRQ
1） S1=S0=0时：
保持 ；
3） S1=1,S0=0时：
2*1 QQ?
左移 ；
1*1 QQ?2） S
1=0,S0=1时：
0*1 QQ?
右移 ；
4） S1=S0=1时：
1*1 DQ?
并行输入并行输出。
0
1
1
1
1
0 0
0 1
1 0
1 1
异步清零保 持右移 (从 Q0向右移动 )
左移 (从 Q3向左移动 )
并入 - 并出
X X X
RD CP S1 S0 功 能
74LS194A
双向移位寄存器
D1 D2 D3D0
Q1 Q2 Q3Q0
RdCP
S1
S0
DIR DIL
用 2片 74LS194A设计 8位双向移位寄存器
74LS194A
双向移位寄存器
D1 D2 D3D0
Q1 Q2 Q3Q0
RdCP
S1
S0
DIR DIL
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D0 D1 D2 D3 D4 D5 D6 D7
DIR DIL
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D4 D5 D6 D7D0 D1 D2 D3
DIR DIL
其余的线，同学们自己完成！
74LS194A
双向移位寄存器
D1 D2 D3D0
Q1 Q2 Q3Q0
RdCP
S1
S0
DIR DIL
集成寄存器 74LS194的应用举例例 6.3.1 试分析图 6.3.8
电路的逻辑功能，并指出在图 6.3.9所示的时钟信号及 S1,S0作用下 t4时刻以后，输出 Y
与输入 M,N在数值上的关系。
1）主体电路：两片 74283构成的 8位并行加法器 ；
Y=y7 y6 y5 y4 y3y2 y1 y0 =A+B
=A7 A6 A5 A4A3 A2 A1 A0+ B7B6B5B4B3B2B1B0
2）两片 74LS194构成的 8位移位寄存器，产生加数
A=A7 A6 A5 A4A3 A2 A1 A0 ；
3）两片 74LS194构成的 8位移位寄存器，产生加数
B=B7B6B5B4B3B2B1B0。
t1时刻,
S1=S0=1,74LS194处于并行输入状态，
M和 N分别存入两个 8位移位寄存器 ；
t2时刻,
M和 N同时右移一位，相当于两数各乘 2；
到 t4时刻,
M又右移了两位，相当于 M又乘 4；
Y=M × 8+N × 2
6,3.２ 计数器计数器的功能和分类
1,计数器的 功能
2,计数器的 分类异步计数器和同步计数器加法计数器、减法计数器和可逆计数器有各种不同的计数器，如二进制计数器、
十进制计数器、二－十进制计数器等等。
记忆输入脉冲的个数；用于 定时,分频,
产生节拍脉冲 及进行数字运算等等。
按工作方式分：
按功能分：
按计数器的计数容量 (或称模数 )分：
一、同步计数器
同步二进制计数器
– 同步二进制加法计数器
– 同步二进制减法计数器
– 同步二进制加 /减可逆计数器
同步十进制计数器
– 同步十进制加法计数器
– 同步十进制减法计数器
– 同步十进制加 /减可逆计数器
同步 N进制计数器
1、同步二进制加法计数器图 6,3.10 用 T 触发器构成的同步二进制加法计数器
2103
102
01
0
QQQT
QQT
QT
1T
32103210
*
3
210210
*
2
1010
*
1
0
*
0
QQQQQQQQQ
QQQQQQQ
QQQQQ
QQ
3210 QQQQC?
CP Q3 Q2 Q1 Q0 C
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0
0
0
0
0
0
0
0
0
0
CP Q3 Q2 Q1 Q0 C
10
11
12
13
14
15
16
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
0
0
0
0
0
1
0
表 6.3.3 图 6.3.10电路的状态转换表图 6,3.12 图 6.3.10电路的 时序图图 6,3.11 图 6.3.10电路的 状态转换图分频器
74161
图 6,3.13 4位 同步二进制计数器 74161的逻辑图同步 置数,异步 清零。
D3,D2,D1,D0,
预置数据输入端；
EP,ET,计数使能端；
CP,脉冲输入端；
C,进位输出端
RD,异步清零端；
LD,同步预置数端；
功能及原理：
（ 1）异步清零：
（ 2）同步置数：
J0=D0
K0= D0 K3= D3
J3= D3
K2= D2
J2= D2
K1= D1
J1= D1
（ 3）保持：
J=K=0,保持。
3*32*21*10*0 DQ,DQ,DQ,DQ
RD=0 时,Q0 = Q1 = Q2 = Q3 =0;
RD=1,LD=0 时,
RD=LD=1,EP ET=0 时,
（ 4）计数：
J0 = K0=1
J1 = K1= Q0
J2 = K2= Q0 Q1
J3 = K3= Q0 Q1 Q2
此时，电路为 四位二进制同步加计数器 。
RD=LD=1,EP = ET=1 时,
74161的功能表：
清零
RD
预置
LD
使能
EP ET
时钟
CP
预置数输入
D0 D1 D2 D3
输 出
Q0 Q1 Q2 Q3
L
H
H
H
H
X
L
H
H
H
X X
X X
L X
X L
H H
X
X
X
X X X X
A B C D
X X X X
X X X X
X X X X
L L L L
A B C D
保 持保 持计 数
ET
EPC D
0 D1 D2 D3
Q1 Q2 Q3Q0 LD
RD
74LS161CP
16 15 14 13 12 11 10
1 2 3 4 5 6 7 8
9
QA
QD
QD
QCQBQA
QB QC
VCC
T
ET
P
EP
CP A
A B
B C
C D
D
CLR LOAD
RC
串行进位输出允许
GND时钟清除输出数据输入置入
74LS161
74LS161引脚图：
2、同步二进制减法计数器图 6,3.15 用 T 触发器接成的同步二进制减法计数器
CP Q3 Q2 Q1 Q0 B
0
1
2
3
4
5
6
7
8
9
0 0 0 0
1 1 1 1
1 1 1 0
1 1 0 1
1 1 0 0
1 0 1 1
1 0 1 0
1 0 0 1
1 0 0 0
0 1 1 1
1
0
0
0
0
0
0
0
0
0
CP Q3 Q2 Q1 Q0 C
10
11
12
13
14
15
16
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
0
0
0
0
0
0
0
图 6.3.15 电路的状态转换表
3、同步二进制加 /减计数器图 6,3.16 单时钟同步十六进制加 /
减计数器 74LS191
CPI S LD U/D 工作状态
X 1 1 X 保持
X X 0 X 预置数
0 1 0 加法计数
0 1 1 减法计数使能控制端异步预置数控制端图 6,3.17 同步十六进制加 /减计数器
74LS191的时序图
1
1
0
1
1
1
0
1
0
图 6,3.18 双时钟 同步十六进制加 /减计数器 74LS193
异步预置数控制端异步置零端一、同步计数器
同步二进制计数器
– 同步二进制加法计数器
– 同步二进制减法计数器
– 同步二进制加 /减可逆计数器
同步十进制计数器
– 同步十进制加法计数器
– 同步十进制减法计数器
– 同步十进制加 /减可逆计数器
同步 N进制计数器
1、同步十进制加法计数器图 6,3.19 同步十进制加法计数器电路
302103
102
301
0
QQQQQT
QQT
QQT
1T
1
1
0
0
0
0 0
0
0
11 1
0
0
0
0
图 6,3.20 图 6.3.19电路的状态转换图
74160 同步 置数，
异步 清零。
图 6,3.21
2、同步十进制减法计数器图 6,3.22 同步十进制减法计数器电路
2103
321102
32101
0
QQQT
)QQQ(QQT
)QQQ(QT
1T
0
0
0
0
1
1
1
1
1 0
0
0
1 1
1
1
0
0
图 6,3.23 图 6.3.22电路的状态转换图
3、同步十进制加 /减计数器图 6,3.24 单时钟 同步十进制可逆计数器 74LS190的逻辑图
CPI S LD U/D 工作状态
X 1 1 X 保持
X X 0 X 预置数
0 1 0 加法计数
0 1 1 减法计数异步置数二、异步计数器
异步二进制计数器
– 异步二进制加法计数器
– 异步二进制减法计数器
– 异步二进制加 /减可逆计数器
异步十进制计数器
– 异步十进制加法计数器
– 异步十进制减法计数器
– 异步十进制加 /减可逆计数器
异步 N进制计数器
1、异步二进制计数器
3位二进制异步加法计数器
Q2 Q1 Q0 C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
0
0
0
0
1
异步加法计数器采取从低位到高位逐位进位的方式工作,各个触发器不同步触发。
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示,3个触发器都应接成 T＇触发器 。
1
1
1
22
11
00
KJ
KJ
KJ
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。
CPCP?0
01 QCP?
12 QCP?
异步二进制加法计数器图 6,3.25 下降沿动作的异步二进制加法计数器异步二进制加法计数器图 6,3.26 图 6.3.25电路 的时序图
0
0
0
1
1
1
问题：
如何用上升沿触发的 T’触发器构成异步二进制加法器？
异步二进制减法计数器
3位二进制异步减法计数器
Q2 Q1 Q0 B
0 0 0
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
1
0
0
0
0
0
0
0
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示,3个触发器都应接成 T＇触发器 。
1
1
1
22
11
00
KJ
KJ
KJ
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。
CPCP?0
01 QCP?
12 QCP?
图 6,3.27 下降沿动作的异步二进制 减 法计数器异步二进制减法计数器图 6,3.28 图 6.3.27电路 的时序图
T ＇ 触发器的触发沿连 接 规 律上 升 沿 下 降 沿加 法 计 数 1?
ii
QCP
1?
ii
QCP
减 法 计 数
1?
ii
QCP
1?
ii
QCP
二进制异步计数器级间连接规律计数脉冲输入到最低位触发器的 CP端。
2、异步十进制计数器图 6,3.29 异步 十 进制加法计数器的典型电路异步十进制加法计数器在 4位异步二进制加法计数器的基础上修改得到，使计数过程跳过 1010到 1111这六个状态。
0
1 1 1 01
0 0
2、异步十进制计数器图 6,3.29 异步 十 进制加法计数器的典型电路异步十进制加法计数器在 4位异步二进制加法计数器的基础上修改得到，使计数过程跳过 1010到 1111这六个状态。
1
0 0 0 11
0 0
2、异步十进制计数器图 6,3.29 异步 十 进制加法计数器的典型电路异步十进制加法计数器在 4位异步二进制加法计数器的基础上修改得到，使计数过程跳过 1010到 1111这六个状态。
0
1 0 0 10
0 0
图 6,3.30 图 6.3.29电路 的时序图
Q3 Q2 Q1 Q0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
集成异步十进制加法计数器 -74LS290
图 6,3.31 二－五－ 十进制 异步计数器 74LS290的逻辑图
R01 ~R02:
S91 ~S92:
清 0输入端；
置 9输入端；
时钟脉冲输入端；CP0,CP1:
Q0 ~ Q3,计数器输出端。
74LS290,异步十进制计数器,异步 置数,异步 清零。
结构,74LS290 内部含有两个独立的计数电路 由
1个 1位二进制计数器和 1个异步五进制计数器构成。
又称 二 -五 -十进制加法计数器 。
模 2计数器,CP0为计数脉冲输入,Q0为输出；
模 5计数器,CP1为计数脉冲输入,Q3 ~ Q1为输出；
8421码十进制计数器：
CP0为计数脉冲输入,CP1与 Q0相连，
Q3 ~ Q0为输出。
74LS290
S92 R01R02S91
Q1 Q2 Q3Q0
CP0
CP1
CP0
CP
CP1
Q1
Q3
Q2
Q0
2 5
Q3 Q2 Q1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
Q0
0
1
Q3 Q2 Q1 CP1 Q0
十进制数
0
1
0
1
0
1
0
1
0
1
0
0 0 0
0 0 0
0 0 1
0 0 1
0 1 0
0 1 0
0 1 1
0 1 1
1 0 0
1 0 0
0 0 0
0
1
2
3
4
5
6
7
8
9
0
8421码十进制计数器：
结论：上述连接方式形成 8421BCD 码输出。
74LS290的功能表
H H L X X X L L L L(清零 )
H H X L X X L L L L(清零 )
X X H H X X H L L H (置 9)
L X L X 0 二进制计数 (Q0)
L X X L 0 五进制计数 (Q3Q2Q1 )
X L L X Q0 8421码十进制计数
X L X L Q1 5421码十进制计数复位输入 置位输入 时 钟 输 出
R01 R02 S91 S92 CP0 CP1 Q3 Q2 Q1 Q0
三、任意进制计数器的构成方法用 N进制计数器 构成 M进制计数器
(1) M<N
M进制计数器需要 M个状态，所以要跳过
N-M个状态。
反馈清零法 (复位法）
S0
S
M
S1
SM-1
Si
SN-1
同步清零异步清零“暂态”
反馈置数法在计数循环中的任何一个状态置入适当的数值，
从而跳过 N-M个状态，得到 M进制计数器。
适用于有 置数 功能的计数器
S0
Si
S1
SN-2SN-1
SN-M异步置数同步置数
“暂态”
(2) M>N,需多片 N 进制计数器 级联 构成。
并行进位方式：构成 同步 计数器；
串行进位方式：构成 异步 计数器。
各片的 CP同时接计数输入信号，低位片的 进位信号 作为高位片的计数 使能 信号。
低位片的 进位信号 或 输出信号 作为高位片的计数脉冲输入。
整体置零方式：
M=N1× N2时：
M为大于 N的素数时：
首先将各片 N进制计数器按最简单的方式接成一个大于 M进制的计数器，然后在 M状态译出异步置零信号，将各片计数器同时置零。
整体置数方式：
首先将各片 N进制计数器按最简单的方式接成一个大于 M进制的计数器，然后在选定的某一状态下译出置数信号，将各片计数器同时置入适当的数据，跳过多余的状态。
1、用同步清零端或置数端归零构成 M进置计数器
2、用异步清零端或置数端归零构成 M进置计数器
（ 1） 写出状态 SM-1的二进制代码 。
（ 2） 求归零逻辑,即求同步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
（ 1） 写出状态 SM的二进制代码 。
（ 2） 求归零逻辑,即求异步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
异步清零,同步置数,74LS160,74LS161；
同步清零,同步置数,74LS162,74LS163；
异步清零,异步置数,74LS193,74LS192；
只具有异步清零功能：如 CC4520,74LS190,74LS191；
异步清零和异步置 9功能,74LS290。
M<N设计步骤
M<N设计举例例 6.3.2 试用同步十进制计数器 74160接成同步六进制计数器。 74160的逻辑图见图 6.3.21，它的功能表与 74161的功能表（见表 6.3.4）相同。
74160,异步 清零,同步 置数。
解 1：反馈清零法
0000 0001 0010
001101000101
0110
译码产生异步置零信号
Q3Q2Q1Q0
1
1
CP
＆
利用一个基本 RS触发器将或 暂存一下,从而保证置零信号有足够的作用时间,使计数器能够可靠置零 。
DR
0?LD
存在的问题：
置零信号持续时间极短，
置零可靠性不高。
置零信号的宽度与输入计数脉冲高电平维持时间相等。
1
1
CP
1
解 2：反馈置数法
1
1
CP
＆
74160,同步 置数,异步 清零译码产生同步置数信号
0000 0001 0010
001101000101
Q3Q2Q1Q0
1
0000 0001 0010
001101001001
C=1
进位输出
M>N设计举例例 6.3.3 试用同步十进制计数器 74160接成百进制计数器。
M=100=10× 10,所以将两片 74160直接按并行进位方式或串行行进位方式连接即可。
解 1：并行进位方式图 6,3.38 例 6.3.3电路的并行进位方式解 2：串行进位方式低片为 1001时,C=1；
输入第十个计数脉冲时,C由 1变为 0，高片计入一个脉冲。
补例 1.用 74LS163构成二十四进制计数器。
(1) 需要两片 74LS163；
(2) 为了提高运算速度，使用 同步 计数 整体置零 方式。
应该在 Q7Q6Q5Q4 Q3Q2Q1Q0 ＝ 00010111
时准备清零。
Q4 Q2Q1Q0 CLR =
74LS163:同步四位二进制计数器，同步清零、同步置数
CP
1
1 1
CLR
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
74LS163 74LS163
具体逻辑电路如下图所示,
Q4 Q2Q1Q0 CLR =
CP
1
1 1
CLR
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
&
74LS163 74LS163
如何用 74LS160构成二十四进制计数器？
例 6.3.4 试用同步十进制计数器 74160接成二十九进制计数器。
解 1：整体置零方式图 6,3.40 例 6.3.4电路的整体 置零 方式解 2：整体置数方式图 6,3.41 例 6.3.4电路的整体 置数 方式思考题
1.用 74LS161构成 60进制计数器。
2.用 74LS160构成 12进制计数器。
3,试设计一个电路,同时满足 下述要求,
（ 1）十二进制；
（ 2）状态循环为,
0010 0011 0100 0101 0110
0111
1000
1101
1100 1011 1010 1001
以 QDQCQBQA 为序：
四、移位寄存器型计数器
1、环形计数器图 6,3.42 环形计数器电路不能自启动！
能自启动的环形计数器
2
1
3
1
1
2
0
1
1
210
1
0
QQ
QQ
QQ
QQQQ
n
n
n
n
状态利用率太低！
2、扭环形计数器图 6,3.47 扭环型计数器电路（约翰逊计数器）
D0=f (Q0,Q1,Q2,Q3)
图 6,3.48 扭环形计数器状态转换图不能自启动！
能自启动的扭环形计数器
3210 QQQD
能自启动，有效状态为 2n个。
状态利用率提高了一倍！
特点：电路每次状态转换时，只有一位触发器改变状态。
*6.3.3 顺序脉冲发生器
◆ 在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作。
◆这就要求系统的控制部分能给出一组在时间上有 —定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。
◆称产生这样一组顺序脉冲的电路为顺序脉冲发生器。
简单的顺序脉冲发生器图 6,3.51 用环形计数器作顺序脉冲发生器
（ a） 电路图 （ b） 电压波形图环形计数器工作在每个状态中只有一个 1
的循环状态时就是顺序脉冲发生器。
用计数器和译码器构成的顺序脉冲发生器计数器译码器
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
Q Q Q Q
D D D D
Q Q Q QFF0 FF1 FF2 FF3
P0 P1 P2 P3 P4 P5 P6 P7
CP
＆ ＆＆＆＆ ＆ ＆ ＆
P0 P1 P2 P3 P4 P5 P6 P7
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
P4 = Q0 Q3P0 = Q0 Q3
P1 = Q0 Q1
P2 = Q1 Q2
P3 = Q2 Q3
P5 = Q0 Q1
P6 = Q1 Q2
P7 = Q2 Q3
＆ ＆＆ ＆＆ ＆＆ ＆
Q Q Q Q
D D D D
Q Q Q QFF0 FF1 FF2 FF3
CP
计数器
D3 = Q2
D2 = Q1
D1 = Q0
D0 = Q3 0 0 0 0 1 0 0 01 0 0 0 1 1 0 0
1 1 0 0 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
0 1 1 1 0 0 1 1
0 0 1 1 0 0 0 1
0 0 0 1 0 0 0 0
0 0 0 0
Q0 Q1 Q2 Q3 D0 D1 D2 D3
D3 = Q2
D2 = Q1
D1 = Q0
D0 = Q3 0 0 0 0 1 0 0 01 0 0 0 1 1 0 0
1 1 0 0 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
0 1 1 1 0 0 1 1
0 0 1 1 0 0 0 1
0 0 0 1 0 0 0 0
0 0 0 0
Q0 Q1 Q2 Q3 D0 D1 D2 D3
CP
Q0
Q1
Q2
Q3
1 2 3 4 5 6 7 8
CP
P0
P1
P2
P3
P4
P5
P6
P7
P0 = Q0 Q3 P1 = Q0 Q1 P2 = Q1 Q2 P3 = Q2 Q3
P4 = Q0 Q3 P5 = Q0 Q1 P6 = Q1 Q2 P7 = Q2 Q3
1 432 5 6 7 8
用中规模集成电路构成的顺序脉冲发生器图 6,3.53
*6.3.4 序列信号发生器
◆ 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。如：‘ 00010111’。
◆ 这种特定的串行数字信号叫做序列信号。
◆ 产生序列信号的电路称为序列信号发生器。
§ 6.4 时序逻辑电路的设计方法一、设计步骤
1.由给定的逻辑功能求出 原始状态图或状态转换表 ；
（ 1）确定输入变量、输出变量及该电路应该包含的状态；
（ 2）画出原始状态图；
2.状态化简 ；
将 等价的状态 进行合并。
在相同的输入下，有相同的输出且向同一个状态转换
6.4.1 同步时序逻辑电路的设计方法
★ 基于 74LS161,160等中规模电路的设计；
★ 基于触发器的设计。 √
3.状态编码,画出编码形式的状态图及状态表；
S0 S1
S2S3
0/0
1/0
0/0
1/0
1/11/1
0/0 0/0
S0 S1
S2
0/0
1/0
0/0
1/0
1/1
0/0
简化
S2与 S3等价
X=0时,Z=0,次态为 S0
Si X/Z
X=1时,Z=1,次态为 S3
状态编码,给简化的状态图中的每个状态制定一个二进制代码。
S2 和 S3都有：
4.确定 触发器的类型和个数；
n1n 2M2
5.求电路的 输出方程,各触发器的 驱动方程 ；
6.画逻辑电路图,并检查 自启动能力 。
,触发器的个数
M:电路所包含的状态个数例 1,试设计一序列脉冲检测器，当连续输入信号 110时，该电路输出为 1，否则输出为 0。
解,（ 1）画原始状态图：
设检测器的输 入 信号为 X,输 出 信号为 Z
由题意可知，电路应有 4个状态：
S0,为初始状态，表示收到的输入为 0时的电路状态；
S1,表示收到一个 1时的电路状态；
S2,表示连续收到两个 1时的电路状态；
S3,表示连续收到 110时的电路状态。
只有当连续输入 110时,Z=1;其他情况 Z=0。
画原始状态图：
S3 S2
S1S00/0
1/0
1/0
0/1
0/0
1/0
0/0 1/0
（ 2） 状态化简：
S0,S3是等效状态 X=0时,Z=0,次态都是 S0X=1时,Z=0,次态都是 S
1
S2
S1S00/0
1/0
1/0
0/1
0/0
1/0
（ 3） 状态编码,画出编码形式的 状态图及状态表 ；
3个状态，可取 2位二进制代码 组合中的任意 3个代码来编码，可见，需要 两个触发器 来记忆电路状态。
若取 S0=00,S1=01,S2=11,则：
11
01000/0
1/0
1/0
0/1
0/0
1/0
X*
0*1QQ Z
01QQ
0 1
00 00/0 01/0
01 00/0 11/0
11 00/1 11/0
（ 4）选择触发器：
选 JK边沿触发器 HC76。
（ 5）确定各触发器的 驱动方程 及电路的 输出方程,
X/ZQ
1Q0
首先，需要 根据 JK 触发器的 功能表,
找到 其 驱动表 。
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
J K Q Q *
JK触发器的 功能表
Q Q * J K
JK触发器的 驱动表
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
牢记在心 !
X*0*1QQ Z
01QQ
0 1
00 00/0 01/0
01 00/0 11/0
11 00/1 11/0
0 0 0 0 0 0
0 0 1 0 0 0
0 1 1 0 0 1
1 0 0 0 1 0
1 0 1 1 1 0
1 1 1 1 1 0
根据状态表，得到各触发器的 驱动表 ；再由驱动表得到各 驱动信号 及 输出信号 的表达式。
X Q1 Q0 Q1* Q0* Z J1 K1 J0 K0
0 0
0 1
1 1
0 1
1 0
0 0
（ 6）画逻辑电路图，并检查自启动能力：
根据驱动表，用卡诺图化简：
J0=X,K0=X
J1=XQ0,K1=X
Z=XQ1
所以,XQ *0?
110*1 XQQXQQ
1J
1kC1
1J
1kC1
＆
FF0 FF1
＆
1
X
CP
Q0 Q1
Z
0
1
00 01 11 10
0 0 X X
0 1 X X
X
Q1Q0J1
J1=XQ0
检查自启动能力：
上图所示计数器的 Q1Q0 状态变化仅含 00,01,11;
若电路为无效状态 10 X=0,则次态为 00,Z=1
X=1,则次态为 11,Z=0
电路能从无效状态自动进入有效序列，所以电路 有自启动能力 。但,Z的表达式应修正为：
XQ*0?
110*1 XQQXQQ
Z=XQ1
Z=XQ1Q0
电动机运行时要求三个绕组以 A
例 2,数字控制装置中常用的步进电动机有 A,B,C 三个绕组。
再回到 A 的顺序循环通电，
AB B BC C CA
试实现之。
设计步骤 如下：
(1) 根据任务要求,确定 计数器的 模数 和所需的触发器 个数 。
这个任务需要六个稳定状态,因此，
确定计数器的 模数 为 6 ；
故而所需触发器的 个数 应当为 3 。
(2) 确定 触发器的 类型 。
最常用的触发器有 D 触发器和 JK
触发器，在本任务中选用 JK触发器 。
(3) 列写 状态 转换表 或转换图用三个触发器的输出端 QA,QB,QC
分别控制电动机的三个绕组 A,B,C，并以,1”表示通电，,0”表示不通电。
以 QCQBQA
为序排列：
001 011 010
110100101
A BA B
CBCCA
QC QB QA Q*C Q*B Q*A JC KC JB KB JA KA
原 状 态 次 态 对各控制端的电平要求
0 0 1 0 1 1
0 1 1 0 1 0
0 1 0 1 1 0
1 1 0 1 0 0
1 0 0 1 0 1
1 0 1 0 0 1
步进电动机绕组通电激励表 (状态表）
(4) 再 根据 所选触发器的 驱动表,确定 各个触发器在状态转换时对控制端的 电平要求 。
0 X 1 X X 0
0 X X 0 X 1
1 X X 0 0 X
X 0 X 1 0 X
X 0 0 X 1 X
X 1 0 X X 0
(5) 写出 各个控制端的 逻辑表达式
JC = QA KC = QA
JB = QC KB = QC
JA = QB KA = QB
(6) 画出 计数器的 逻辑电路图 。
QC
QBQA00 01 11 10
0
1
0 0 1
X
X
X X X
JC
QC
QC JC
KC QB
QB JB
KB
JA
QA
QA
KA
RD RD
SD
预置数计数脉冲 CP
最后，要对未利用的状态（约束项）进行校验，以确定设计的电路能否自起动。
QCQBQA有两个不会出现的状态：
0 0 0
1 1 1
校验
1 1 1
0 0 0?电路 不能自启动！
当电路不能自起动时，要采取措施加以解决。
最简单的解决办法是：在电路开始工作时通过预置数 将它置为有效循环中的某一状态。如本例中置为,QCQBQA=001。
另一种解决办法是通过修改设计过程，改变反馈逻辑结构，使电路能自起动（此处略）。
例 3,某生产工艺流程分九个阶段，如下图所示。假设各阶段的进入都受时钟脉冲的控制，试设计工艺流程的控制电路 ( 图中画红线处表示各项工艺工作的阶段 ) 。
A 加热
B 加压
C 喷氧
D 吹粉工 艺 1 2 3 4 5 6 7 8 9
A 加热
B 加压
C 喷氧
D 吹粉工 艺 1 2 3 4 5 6 7 8 9
根据工艺流程的要求，拟采用四个触发器，
且用它们构成九进制计数器。
采用 D功能触发器 ( 用边沿触发方式 )
A 加热
B 加压
C 喷氧
D 吹粉工 艺 1 2 3 4 5 6 7 8 9
QA QB QC QD QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
DA DB DC DD
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 1 1 1
1 1 0 1
0 1 0 0
1 0 0 1
1 0 0 0
0000,0001,0010,0011、
0101,0111,1011。
QAQBQCQD有七个不会出现的状态：
D触发器功能,
Q * = D
当约束项处理
QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
DA DB DC DD
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 1 1 1
1 1 0 1
0 1 0 0
1 0 0 1
1 0 0 0
0000,0001,0010,0011、
0101,0111,1011。
QAQBQCQD有七个约束项：
QA
QB
QC
QD
00
01
11
10
00 01 11 10
X X X X
X X
X1
1 1
1 1
1 1
DA:
用同样的方法，
可以获得 DB,DC、
DD的逻辑表达式。
AQ
BQ
CQ
CBAA QQQD
QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
DA DB DC DD
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 1 1 1
1 1 0 1
0 1 0 0
1 0 0 1
1 0 0 0
0000,0001,0010,0011、
0101,0111,1011。
QAQBQCQD有七个约束项：
DA = QA + QB + QC
DB = QD + QAQC + QAQC
DC = QAQC + QBQD
+ QAQBQD
DD = QBQC + QBQD
+ QCQD
得到控制端的逻辑表达式：
画逻辑电路图（略）
结论：该电路可以自动启动。
0101
0000
0111 10110011
00010010
1000 1100 0110 1110
0100 1101 1111 1001 1010
QA QB QC QD
检验自启动结果如下（略去过程）：
§ 6.5 时序逻辑电路中的竞争 -冒险现象
一、组合逻辑电路部分可能发生的竞争 -冒险现象；（见 § 4.4）
二、存储电路部分可能发生的竞争 -冒险现象。
当输入信号和时钟信号同时改变，而且途径不同路径到达同一触发器时，便产生了 竞争 。
竞争的结果有可能导致触发器 误动作,这种现象称为 存储电路的竞争 -冒险现象 。
组合逻辑电路存储电路
...,..
...,..
X
Q
Y
Z
举例说明存储电路的竞争 -冒险现象
CLK3取自 Q1,J3=K3=Q2,FF2的时钟信号取自 Q’1；
因此，当 FF1由 0变 1时,FF2的时钟信号和输入信号同时改变，导致了竞争 -冒险现象的发生。
如 Q2的变化 (即 J3K3的变化 )先于 CLK3的上升沿的到来，
则在 CLK3=1的全部时间里 J3和 K3保持不变，就可以根据 CLK3的下降沿到达时 Q2的状态决定 FF3是否该翻转 →
表 6.5.1（ a）。
1J
1K
C1
1J
1K
C1
1J
1K
C1CLK1
FF1 FF2 FF3
Q1 Q2 Q3
CLK2
CLK3
G1 G2
1 1
图 6.5.1 说明异步时序电路竞争 -冒险现象的例子
1→ 0
0→ 1
K3
J3
表 6.5.1 图 6.5.1电路的状态转换图
Q1 Q2 Q3
0 0 0
1 1 0
0 1 1
1 0 1
0 0 1
1 1 1
0 1 0
1 0 0
0 0 0
(a)
Q1 Q2 Q3
0 0 0
1 1 0
0 1 1
1 0 1
0 0 0
(b)
反之，如果 Q2的变化迟于 CLK3的上升沿的到来，则在
CLK3=1的全部时间里 J3和 K3的状态可能变化，这就不能简单根据 CLK3下降沿到达时 Q2的状态来决定 Q3的次态 → 表 6.5.1
（ b）。
因此，存在电路的状态转换规律的不确定！
练 习题 6.1,6.4,6.7,6.11,
6.12,6.14 6.17,6.19,
6.21,6.31
本章总结
1、时序电路的 特点 是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。
2、时序电路可 分为 同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。
3、时序电路的 逻辑功能 可用方程组、状态转换表、状态转换图、
状态机流程图和时序图等几种方法来描述，它们在本质上是相通的，可以互相转换。
4、时序电路的 分析,就是由逻辑图到状态图的转换；而时序电路的 设计,在画出状态图后，其余就是由状态图到逻辑图的转换。
5、常用 中规模时序电路 的应用。
本章重点
1、触发器构成的同步时序电路的 分析 ；
2、触发器构成的同步时序电路的 设计 ；
3、中规模集成计数器的应用 —任意进制计数器的 设计 与 分析 。
74LS160,十进制同步加法计数器，异步清零,
同步置数。
74LS161,四位二进制同步加法计数器，异步清零,同步置数。
74LS290,二 -五 -十进制异步加法计数器,异步清零,异步置数。
电路图时钟方程、
驱动方程和输出方程状态方程状态图、
状态表或时序图判断电路逻辑功能
1 2
3
4
触发器构成的时序电路的 分析步骤,
设计要求原始状态图最简状态图画电路图检查电路能否自启动
1 2
4
6
触发器构成的时序电路的 设计步骤：
选触发器，求时钟、输出、状态、
驱动方程
5
状态分配
3
化简习 题
2,设计一个按自然二进制规则变化的 7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。
1,分析图题 1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明电路能否自启动。
3,用 74LS290构成 8421码 六进制计数器。
··
·D Q
Q
D Q
Q
D Q
Q
FF1 FF2 FF3
Y
CP
图题 1
&
1,分析图题 1时序电路的逻辑功能，写出电路的驱动方程、
状态方程和输出方程，画出电路的状态转换图，并说明电路能否自启动。
驱动方程：
状态方程：
输出方程,
3112123,,QDQDQQD
3*11*212*3,,QQQQQQQ
13 QQY?
··
·D Q
Q
D Q
Q
D Q
Q
FF1 FF2 FF3
Y
CP
图题 1
&
000 001
011
111
110
101
010
状态转换图,
电路为五进制计数器，能自启动。
100
13 QQY?
Q3Q2Q1
3*11*212*3,,QQQQQQQ
1 建立原始状态图
2、设计一个按自然二进制变化的 7进制同步加法计数器，
计数规则为逢七进一，产生一个进位输出。
0 0 0 → 0 0 1 → 0 1 0 → 0 1 1
↓ /0
1 1 0 ← 1 0 1 ← 1 0 0
/ 0 /0
/ 0 / 0 /0
排列顺序,
/ Y
012
QQQ
/1
状态化简2
状态分配3
已经最简。
已是二进制状态 。
4 选触发器，求输出、状态、驱动方程因需用 3位二进制代码，
选用 3个 CP下降沿触发的
JK触发器，分别用 FF0、
FF1,FF2表示。
Q2 Q1 Q0 Q*2 Q*1 Q*0 Y
原 态 次 态
0 0 0 0 0 1 0
0 0 1 0 1 0 0
0 1 0 0 1 1 0
0 1 1 1 0 0 0
1 0 0 1 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
Y 的卡诺图
00 01 11 10
0 0 0 1 0
1 0 0 × 0
12
QQ
0
Q
21 QQY?
(a )
*
0
Q 的卡诺图
00 01 11 10
0 1 1 0 1
1 0 0 × 0
12
QQ
0
Q
( b)
*
1
Q 的卡诺图
00 01 11 10
0 0 1 0 0
1 1 0 × 1
12
QQ
0
Q
( c )
*
2
Q 的卡诺图
00 01 11 10
0 0 0 0 1
1 0 1 × 1
12
QQ
0
Q
21201
*
2
10210
*
1
0012
0102
*
0
1
QQQQQQ
QQQQQQ
QQQQ
QQQQQ
不化简，以便使之与 JK触发器的特性方程的形式一致。
120 QQJ?
,1
0?K
01 QJ?
、
021 QQK?
012 QQJ?
、
12 QK?
Y
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
Q
0
Q
0
&
1
&
&
比较,得驱动方程：
电路图
5
QKQJQ*
21201
*
2
10210
*
1
0012
0102
*
0
1
QQQQQQ
QQQQQQ
QQQQ
QQQQQ
检查电路能否自启动6
0
0
01
21201
*
2
10210
*
1
0012
*
0
QQQQQQ
QQQQQQ
QQQQQ
将无效状态 111代入状态方程计算：
可见 111的次态为有效状态
000，电路能够自启动。
3,用 74LS290构成 8421码 六进制计数器。
R 01 R 02 S 91 S 92 Q3 Q2 Q1 Q0
X X 1 1 1 0 0 1
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
0 X 0 X
0 X X 0
X 0 0 X
X 0 X 0
计数状态
74
LS
29
0
功能表
Q3 Q2 Q1 Q0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 0 0 0 R 01 = Q1R
02 = Q2
令即可
CP
0 1 1 0
CP0
CP1
Q0 Q3 Q1 Q2
S 92S
91
R 02R
01
74LS290
六个稳态暂态反馈清零法讨论,下述接法行不行? 错在何处?
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS290
CP
注意,输出端不可相互短路 ！！
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS290
CP
&
补充,用 74LS 290构成 36 进制 8421码计数器。
Q3 Q2 Q1 Q0
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 0
十进制数问题分析：
从右面的状态转换表中可以看到：个位片的 Q3可以给十位片提供计数脉冲信号。
需两片 74LS290，一片安排作个位，另一片作十位 。
(1) 无进位输出端，
如何解决片间 进位问题？
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(十位 )
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(个位 )
用两片 74LS 90构成 36 进制 8421码 计数器
CP
（ 2）如何实现 36 进制?
分析,(2) 如何满足,36 进制,的要求？
十 位 个 位
0 0
3 5
.
.
.
.
.
.
共有 36个稳定状态
3 6
( 0011 0110 )
个位片的 R01
必须和十位片的 R 01（ R 02）
连接在一起；
这就意味着：
个位片的 R02
也 要和十位片的 R 02（ R 01）
连接在一起；
只有这么连接，才可能使两片 74LS90同时清零。
0 0
同时清零
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(十位 )
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(个位 )
CP&
R01 = Q1(2) Q0(2) R02 = Q2(1) Q1(1)
&
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(十位 )
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(个位 )
CP&
&
讨论,以上电路如果这样连接，将会出现什么计数结果?
个位片 为六进制计数器！
十位片 由于没有时钟输入，它只能保持接上电源瞬间的随机状态。
计数器的应用举例例 1,数字频率计的设计。
什么叫,数字频率计,?
所谓“数字频率计”，就是用十进制数码把被测信号的变化频率显示出来。
而 频率 的含义，是指被测信号在一秒钟内变化的次数。因此，
计数器工作的时间也只能是一秒钟，这是显而易见的。
计数的结果供阅读或记录。
数字频率计的组成
a,核心是计数和显示计数器译码和显示电路
b,频率计各个功能的协调与指挥清零计数显示一秒钟三秒钟一秒钟则另需一个五进制计数器，其时钟周期选为一秒钟，以协调各个功能。
频率计正常工作的关键假设,
具体功能如下,分,自动清零,和,手动清零,。1） 自动清零,
只是在刚刚启动时人为地按动“清零”键，其后的清零功能可自动实现，
无需人为再次干预。
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
启动清零计数 状态显示 计数结果自动清零自动返回计数状态 !
具体功能如下,分,自动清零,和,手动清零,
2） 手动清零,人为地按动“清零”键后，频率计方才开始计数和显示，并且连续显示下去，一直到再次手动清零 。
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
手动清零计数 状态此处开始一直 显示计数结果等待下一次的“手动清零”。
…
数字频率计的实现
1,首先解决关键问题：设计起协调和指挥作用的五进制计数器。
计数状态
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
手动清零显示计数结果自动清零
“自动清零,状态 拟采用 D 触发器构成 五 进制计数器 。
经设计，控制端
D 的表达式为：
D2 = Q1
D1 = Q0
D0 = Q2Q1
数字频率计的实现
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
手动清零计数 状态此处开始一直 显示计数结果等待下一次“手动清零”
…
“手动清零,状态计数状态
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
手动清零显示计数结果自动清零
“自动清零,状态为使逻辑电路尽可能简单，把两种工作方式下的前四个状态设计成相同值,
数字频率计的实现
“手动清零,状态“自动清零,状态为使逻辑电路尽可能简单，把两种工作方式下的前四个状态设计成相同值,这样,
设计出来的逻辑表达式就会简单得多,
D2 = Q1
D1 = Q0
D0 = Q2Q1
经过分析和设计，结果为,
D2 = Q1
D1 = Q0
D0 = 1
从表达式中可以看出，两者的差别较小。
数字频率计的实现
1,首先解决关键问题：设计起协调和指挥作用的那个五进制计数器。
D2 = Q1
D1 = Q0
D0 = Q2Q1
D2 = Q1
D1 = Q0
D0 = 1
“自动清零,时：,手动清零,时：
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动自动手动清零
CP 1H
Z
数字频率计的实现
2,需要译码、显示计数的结果，
故该计数器需选用 74LS290，为便于译码、显示，采用 8421BCD码 。
3,计数器的工作时间只能是一秒钟，因此需要配置门控电路，其任务是使被测信号进入计数器的时钟端的时间仅为一秒钟。
4,计数器只有在进入“自动清零”
阶段时，才可使 R0(1),R0(2) 控制端同时为 1 。
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
手动清零计数 状态显示 计数结果自动清零
“自动清零,状态 译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0
Q2Q1Q0 = 001
时打开此门
Q2Q1Q0
= 1 0 0
自动清零数字频率计的实现
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动自动手动清零
CP 1H
Z
译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0Q2Q1Q0
= 0 0 1
打开此门
0 1
1
1
1
讨论,为什么 Q2
端可以不起控制作用?
因为在计数器中不存在
101 状态 。
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动自动手动清零
CP 1H
Z
译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0Q2Q1Q0
= 0 0 1
打开此门
Q2Q1Q0
= 1 0 0
自动清零
0 1
1
1
1
0 0
1
1
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动手动清零
CP 1H
Z
译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0Q2Q1Q0
= 0 0 1
打开此门
0 1
1
1
1
“手动清零,
状态
1
功能说明：
2,只显示 1,2,3,… 9,10,11,12 。
1,只计 12 个小时；
应该使用 12进制的加法计数器。
思考,(1) 计数器应该用几位?
(2) 计数器的状态如何变化?
意味着,(1) 个位显示 0,… 9 ；
(2) 十位要么显示 1，要么什么也不显示。
例 2,数字电子钟电路如何实现：
(1) 个位计数需要四位输出，它们分别送显示译码器 7448的 D,C,B,A端；
(2) 如何解决十位的显示要求呢？
只要用一位输出，不经过译码器而直接送到数码管的笔划 b,c 。a
b
cde
f g
数码管译码器个位计数器
4
7
十位计数数码管
b c
如何实现：
(1) 个位计数需要四位输出，它们分别送显示译码器 7448的 D,C,B,A端；
(2) 如何解决十位的显示要求呢？
只要用一位输出，不经过译码器而直接送到数码管的笔划 b,c 。
例 2,数字电子钟电路功能说明：
1,只计 12 个小时；
应该使用 12进制的加法计数器。
思考,(1) 计数器应该用几位呢?
(2) 计数器的状态如何变化?
用 五 位 。
与“只显示 1,2、
3,… 9,10,11,12”的要求有关。 怎么解决这个 特殊要求 呢?
选用一片 74LS90和一片 JK触发器。
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
Q4 Q3 Q2 Q1 Q0
十位 个 位 要求显示
1
2
3
4
5
6
7
8
9
10
11
12
1
74LS90 JK－ FF
CP
74LS90
CP
JK－ FF
选用一片 74LS90和一片 JK触发器。
怎么搭配?
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
Q4 Q3 Q2 Q1 Q0
十位 个 位 要求显示
1
2
3
4
5
6
7
8
9
10
11
12
1
0
3
2
5
4
7
6
9
8
11
10
13
0
QA QD QC QB
十位 个 位 那就显示
0 0 0 0
0 0 0 0
0 0 0 1
0 0 0 1
0 0 1 0
0 0 1 0
0 0 1 1
0 0 1 1
0 1 0 0
0 1 0 0
1 0 0 0
1 0 0 0
1 0 0 1
Q
0
0
0
0
0
0
0
1
1
1
1
1
1
显然不对 !
1
2
3
4
5
6
7
8
9
10
11
12
1
QA QD QC QB Q
十位 个 位 就会显示
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 0 1 1清零
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0
1 0 0 1 0
Q
正确 !
QD = CPA 01
1
2
3
4
5
6
7
8
9
10
11
12
3
QA QD QC QB Q
十位 个 位 就会显示
0 0 0 0 1
1 0 0 1 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0
1 0 0 1 0
Q
这才正确
QD = CPA 01
需要在此清零 0 0 0 01 1
备 忘 录
QAQBQ = 1 1 0
1
2
3
4
5
6
7
8
9
10
11
12
1
QA QD QC QB Q
十位 个 位 实际显示
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
Q
0
0
0
0
0
0
0
1
1
1
1
1
1
0
1
1 1 1清零如何实现,清零”?
CLR = QAQBQ
R 0(1) = QAQB Q
R 0(2) = 1
对 74LS90 而言：
而对 JK触发器来说,
QA QDQCQB Q
D C B A
74LS48
显示显示
b c
7 4 L S 9 0
7
个位十位
74LS20
清零清零 小时脉冲数字表整体框图
R 0(1) = QAQB Q
R 0(2) = 1
CLR = QAQBQ
功能说明,将键盘上的按键转换成二进制编码存入输出寄存器。
,动态扫描,的含义则是用一个时钟信号源依次巡回检查各按键的状态，一旦发现某个按键被按下时，便立即产生相应的输出。
组成部件：
译码器计数器数据选择器寄存器例 3,动态扫描键盘编码器
D0
D1
D2
D3
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 2 3 4 5 60 7
8 9 10 11 12 13 14 15
16 17 18 19 20 21 22 23
24 25 26 27 28 29 30 31
按键的分布及其十进制编码行线列线按键是否按下，将影响行线的逻辑状态。
计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器键盘行线计数器
Q0Q1Q2 Q3Q4
CLK T
计数脉冲低三位控制各列线的电平。
高两位选择行线。
五位二进制加法计数器计数器为
T = 1 时，正常计数；
T = 0 时，停止计数。
选用两片 74LS163
键盘列线译码器 A B C
Y0 Y7
来自计数器低三位
74LS138
被选中的列线呈现低电平，
余者为高电平。
B A
D0
D3
Y
Y
数据选择器键盘列线选用 74LS151 (8
- 1数据选择器 )，
而不用 74LS153
(4 - 1 数据选择器 )，
原因在于前者具有互补输出，而后者只有一种输出方式。
来自计数器高两位
74LS151
8D数据寄存器
74LS374
上升沿 翻转计数器输出端
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器
Y
Q0
Q1
Q2
Q3
Q4
计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器键盘列线工作过程：
首先，计数器对计数脉冲计数，其输出端 Q0 - Q4经 译码器 和数据 选择器 向键盘提供行、列扫描地址 。
计数器
Q0Q1Q2 Q3Q4
CLK T
计数脉冲五位二进制加法计数器计数器为 选用两片 74LS163
去 译码器 去 选择器工作过程：
首先，计数器对计数脉冲计数，其输出端 Q0 - Q4经译码器和数据选择器向键盘提供行、列扫描地址 。 如果键盘上所有的按键均未按下，那么，四条行线 (即选择器的四路输入 )D0 - D3都悬空，在逻辑值上相当于,1”状态。此时不管计数器的状态如何，
选择器输出保持为 Y = 1,Y = 0 。
B A
D0
D3
Y
Y
数据选择器键盘列线来自计数器高两位
74LS 151
去计数器的 T端 。
去寄存器的 CP端。
1
11
1
1
0
行线列线工作过程：
首先，计数器对计数脉冲计数，其输出端 Q0 - Q4经译码器和数据选择器向键盘提供行、列扫描地址 。 如果键盘上所有的按键均未按下，那么，四条行线 (即选择器的四路输入 )D0 - D3都悬空，在逻辑值上相当于,1”状态。此时不管计数器的状态如何，
选择器输出保持为 Y = 1,Y = 0 。 此时计数器的控制端 T = Y = 1，保证它可以继续不停地计数 (即可对键盘不断地扫描 )；对寄存器来说，由于其时钟 CP端保持为 0，
CP没有获得上升沿，故寄存器中的内容也不会更新。
1计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器键盘列线
1
11
1
1
0
0
一旦第 i 行、第 j 列的按键 A i j 被按下，它将使键盘上的第 i 行和第 j 列接通。
行线列线
i
j 当计数器低三位计数到与第 j 列对应的编码值时，第 j 根列线被译码器译中，呈现低电平，使得第 i 根行线也变成低电平。如果此时计数器高两位 Q3Q4恰巧是第 i 行对应的编码，选择器便将第 i 路的状态选通输出，使得其输出
Y由 1 变 0,由 0 变 1 (必然给寄存器提供所有所需的上升沿 )。
Y
B A
D0
D3
Y
Y
数据选择器键盘列线来自计数器高两位
74LS 151
去计数器的 T端 。
去寄存器的 CP端。
1
10
1
0
1
行线列线计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
键盘代码输出寄存器键盘列线
11
0
1
1
0
0
1
0
保持存入新内容
Y
第六章结 束
1J
1K
C1
1J
1K
C1
=1
＆
1
X
CP
Z
Q0 Q1
FF0 FF1
解,（ 1）写各逻辑方程式输出方程,Z=Q1nQ0n
驱动方程,J0=1
K0=1
n
01 QXJ
n
01 QXK
例 1,试分析以下时序逻辑电路的逻辑功能。
（ 2）写各触发器的 次态方程
n
0
n
00
n
00
1n
0 QQKQJQ
n
11
n
11
1n
1 QKQJQ
n
1
n
0
n
1
n
0 QQXQ)Q(X
n
1
n
0 QQX
（ 3）列 状态表、画状态图和时序图
X1n
0
1n
1 QQ
Z
n
0
n
1QQ
0 1
00
01
10
11
01/0 11/0
10/0 00/0
11/0 01/0
00/1 10/1
00 01
1011
0/0
0/0
0/0
0/1 1/0
1/1
1/01/0
J0= K0 =1
n
011 QXKJ
Z=Q1nQ0n
（ 4） 逻辑功能 分析为 可控计数器
X=0时，完成 加法 计数,Z为进位信号；
X=1时，完成 减法 计数,Z为借位信号。
00 01
1011
0/0
0/0
0/0
0/1 1/0
1/1
1/01/0
§ 6.1 概述
§ 6.2 时序逻辑电路的分析方法
§ 6.4 时序逻辑电路的设计方法
§ 6.3 若干常用的时序逻辑电路
§ 6.5 时序逻辑电路中的竞争 -冒险现象内容提要本章系统讲授 时序逻辑电路的工作原理和分析方法、设计方法。
首先，概述时序逻辑电路在电路结构和逻辑功能上的特点，以及分析时序逻辑电路的具体方法和步骤；然后介绍寄存器、计数器等常用时序逻辑电路的工作原理和使用方法；最后讲述 时序逻辑电路的设计方法，并从物理上讨论时序逻辑电路中的竞争 -冒险现象。
时序电路的特点,具有记忆功能。
在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且 还和电路原来的状态有关 者，都叫做时序逻辑电路，简称 时序电路 。
组合逻辑电路存储电路
...,..
...,..
X
Q
Y
Z
时序电路的基本单元,触发器。
§ 6.1 概述一、时序逻辑电路的基本结构及特点
X,时序逻辑电路的输入信号
Q,存储电路的输出信号
Y,时序逻辑电路的输出信号
Z,存储电路的输入信号
Q)F ( X,Y? 输出方程
Q)G ( X,Z? 驱动方程
)QH ( Z,Q *? 状态方程组合逻辑电路存储电路
...,..
...,..
X
Q
Y
Z
二、时序逻辑电路的分类电路中所有触发器的时钟输入端 接同一个时钟脉冲源。
电路中没有统一的时钟脉冲源。
同步 时序逻辑电路异步 时序逻辑电路因此各个触发器状态变换的时间先后不一 。
有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，
各触发器状态的翻转几乎是同时的。
Mealy型时序逻辑电路：
Moore型时序逻辑电路：
■ 根据输出信号的特点分为：
■ 根据存储电路中触发器的时钟控制情况分为：
输出与输入 变量 无关输出与输入变量有关
§ 6.2 时序逻辑电路的分析方法一、分析步骤：
1.根据逻辑图，写出各触发器的 驱动方程 ;
2.将各驱动方程代入相应触发器的特性方程，
求得各触发器的 次态方程（即状态方程 )，从而得到时序逻辑电路的 状态方程组 ;
3.根据逻辑图，写出电路的 输出方程 ;
5.确定时序逻辑电路的 逻辑功能 。
6.2.1 同步时序逻辑电路的分析方法
4.根据三大方程描述时序电路的 状态转换表 或状态转换图 或 时序图 ；
例 6.2.1 试分析图 6.2.1时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。 FF1、
FF2和 FF3是三个主从结构的 TTL触发器，下降沿动作，输入端悬空时和逻辑状态 1等效。
图 6.2.1 例 6.2.1的时序逻辑电路解,（ 1）写各驱动方程式
321 QQJ
1K1?
12 QJ?
312 QQK
213 QQJ
23 QK?
C1
1J
1K
Q1
Q1
FF1
C1
1J
1K
Q2
Q2
FF2
C1
1J
1K
Q3
Q3
FF3
&
&
& 1
CLK
Y
（ 2）写各状态方程式
QKQJQ *
132*1 QQQQ
23121*2 QQQQQQ
32321*3 QQQQQQ
（ 3）写输出方程
32 QQY?
至此，我们写出了三大方程，但是，我们并不清楚这个电路的作用 ！
321 QQJ
1K1?
12 QJ?
312 QQK
213 QQJ
23 QK?
6.2.2 时序逻辑电路的状态转换表、
状态转换图、状态机流程图和时序图一、状态转换表状态转换表就是一个特殊的真值表，它记录的是在当前时刻的输入与当前状态下，当前的输出情况与下一时刻的状态变化情况。
如果把 当前的输入变量值与状态值 代入输出方程与状态方程，就可以得到 当前的输出值和电路的次态 ；如果以得到的次态做为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此每一种情况全部计算出来便到全部的情况，称为 状态转换表 。
二、状态转换图反映时序逻辑电路状态转换规律及输入输出的取值关系的图形。
Q1Q0 X/Z 00 01
0/0
1/1
1/0 0/1
次态 /输出输入现态
X
Q Q*/Z
例 6.2.2 试列出图 6.2.1所示电路的状态转换表。
Q3 Q2 Q1 Q3* Q2* Q1* Y
0 0 0
0 0 1
0 0 1 0
0 1 0 0
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
0 0 0 1
0 0 0 1
缺少 111为初态的情况
CLK Q3 Q2 Q1 Y
0 0 0 0
0 0 1
0
1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
状态方程输出方程
32 QQY?
132*1 QQQQ
23121*2 QQQQQQ
32321*3 QQQQQQ
从表中可以看出，如果把
Q3Q2Q1,Y的变化与 CLK的变化统一来看的话，我们会发现经过 7个
CLK后,Q3Q2Q1又重新按相同的规律变化，而 Y出现一个 1，现实生活中什么东西具有这种规律呢？
7进制计数器其中 Q3Q2Q1为计数状态,Y为进位
CLK Q3 Q2 Q1 Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
我们可以把状态转换表表示为 状态转换图 的形式
CLK Q3 Q2 Q1 Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
000
001 010 011
100
101110
111
/0
/0 /0
/0
/0/0
/1
/1
这就是状态转换图！
驱动方程状态方程输出方程输入输出状态时钟脉冲
2121
2121
QQAQQA
QQAQQAY
CLK
212
*
2
11
*
1
QQADQ
QDQ
例 6.2.3 分析图 6.2.3所示电路的逻辑功能。
如何写状态转换表或图？
QQAQ
21
*
2
1
*
1
2121 QQAQQAY
A Q2 Q1 Q2* Q1* Y
0 0 0 0 1 0
0 0 1
0 1 0
0 1 1
1 0 0
1 1 0
0 0 1
1 0 0 1 1 1
1 1 1 1 0 0
1 1 0 0 1 0
1 0 1 0 0 0
A
Q2Q1
0
1
00 01 11 10
Q2*Q1*/Y
01/010/0 11/000/1
11/100/0 01/010/0
状态转换表状态转换图
A=0
加法计数器
A
Q2Q1
0
1
00 01 11 10
Q2*Q1*/Y
01/010/0 11/000/1
11/100/0 01/010/0
A=1减法计数器三、状态机流程图（ SM图）
SM图中使用的图形符号有三种：
输出列表
（或操作 ）
状态名称状态编码条件0 1
条件输出列表图 6.2.5 SM图中使用的三种图形符号
(a)状态框 (b)判断框 (c)条件输出框
SM图采用类似于编写计算机程序时使用的程序流程图的形式，表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。
图 6.2.6 SM模块举例
Y1,Y2
S1 001
A0 1
Y3 B0 1
Y4
1 2 3
图 6.2.3电路的 SM图如图 6.2.7所示。
CLK Q3 Q2 Q1 Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 0
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
0 1 1 1 1
CLK
Q3
Q2
Q1
Y
t
t
t
t
t
0 1 2 3 4 5 6 7
假设初始状态为 000
在输入信号和时钟脉冲序列作用下，电路状态、
输出状态随时间变化的波形图叫做 时序图 。
四、时序图
*6.2.3 异步时序逻辑电路的分析方法
1、写三大方程驱动方程状态方程输出方程
)( 0000*0 cpQcpQQ
)()( 013113*1 QQQcpQQQ
)()( 1222*2 QQcpQQ
)()( 03213321*3 QQQQcpQQQQ
例 6.2.4 分析图 6.2.10所示电路的逻辑功能。
2.分析其功能
)( 00*0 cpQQ
)( 013*1 QQQQ
)( 12*2 QQQ
)( 0321*3 QQQQQ
30 QQC?
CP0
Q3
Q2
Q1
Q0
C
设初态为 0000
作状态转换图可以看出这是一个 异步十进制加法计数器 ！
3,检验其能否 自动启动？
什么叫,自动启动”?
四个触发器本应有十六个稳定状态,可上图电路的状态图中只有十个状态。如果由于某种原因进入了其余的六个状态当中的任一个状态，若电路能够自动返回到计数链
( 即有效循环 ),人们就称其为 能自动启动 。
§ 6.3 若干常用的时序逻辑电路在数字系统中，常常会使用大量的时序电路，如 寄存器，计数器 等，它们都有十分明显的功能特征，是时序电路的典型代表。
正确地分析它们，对我们以后使用这些器件以及分析其它时序电路有非常大的帮助。
6,3.1 寄存器和移位寄存器寄存器 是计算机的主要部件之一，它用来暂时存放数据或指令。 由于一个触发器可以存储 1位信息,n个触发器就可以存储 n位信息，因此就可以构成一个 n位的寄存器。
一、寄存器
8位寄存器
0 1 1 0 1 0 1 11 1 0 1 1 0 1 1
并行输入并行输出
0 1 1 0 1 0 1 1
0 1 1 0 1 0 1 1
1 0 1
1 1 0 1 1 0 1 1
4位 D锁存器 74LS75
D0
D1
D2
D3
Q0
Q1
Q2
Q3
CPA
CPB
并行输入 并行输出图 6.3.1 74LS75的逻辑图
4位寄存器 74HC175
D0
D1
D2
D3
Q0
Q1
Q2
Q3
CP
Rd
图 6.3.2 74HC175的逻辑图
CC4076：三态输出的 4位寄存器异步清 0端选通端置数 /保持端
1） LDA+LDB=1时：
电路装入数据；
2） LDA+LDB=0时：
电路保持状态；
3） ENA=ENB=0时：
Q端数据输出；
ENA+ENB=1时：
输出处于高阻态；
二,移位寄存器所谓,移位,，
寄存器左移
(a)
寄存器右移
(b)
寄存器双向移位
(c)
就是将寄存器所存各位数据,在移位脉冲的作用下,依次向左或向右移动。 根据 移位方向,常把它分成 左移寄存器,右移寄存器 和 双向移位寄存器三种：
根据移位数据的 输入－输出方式,又可将它分为下述四种电路结构：
串 行输 入 － 串 行输 出串 行输 入 － 并 行输 出并 行输 入 － 串 行输 出并 行输 入 － 并 行输 出
FF FF FF FF
串入－串出输入 输出输入串入－并出
FF FF FF FF
一 个输 入 端,一 个输 出 端输出一 个输 入 端,多 个输 出 端并入－串出
FF FF FF FF
输 入输出并入－并出
FF FF FF FF
输 入输 出多 个输 入 端,一 个输 出 端多 个输 入 端,多 个输 出 端
Q
Q D
Q
Q D
Q
Q D
Q
Q D
RD
CLR 移位脉冲
CP
DI串行输出 3 2 1 0
清零脉冲
1,四位 串入 - 串出 的左移寄存器
D0 ＝ DI
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
串行输出移位脉冲串行输入清零脉冲并 行 输 出
DO
Q3Q2Q1Q0 D3D2D1D0
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
串行输出 3 2 1 0
D3 ＝ Q2
D2 ＝ Q1
D1 ＝ Q0
D0 ＝ DI
设初态 Q3Q2Q1Q0 ＝ 0000
0 0 0 0
0 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
0 0 0 1
0 0 1 1
0 1 1 0
1 1 0 1
1 0 1 0
DI（ 1101）
工作原理：
经过 4个移位脉冲后，串行输入的数据，并行输出。
Q3Q2Q1Q0 D3D2D1D0
Q
Q D
Q
Q D
Q
Q D
Q
Q D
移位脉冲
CP
串行输出 3 2 1 0
D3 ＝ Q2
D2 ＝ Q1
D1 ＝ Q0
D0 ＝ DI
设初态 Q3Q2Q1Q0 ＝ 0000
1 1 0 1
1 0 1 0
0 1 0 0
1 0 0 0
0 0 0 0
1 0 1 0
0 1 0 0
1 0 0 0
0 0 0 0
0 0 0 0
DI（ 1101）
经过 8个移位脉冲后，串行输入的数据从 Q3端串行输出。
CP
Q
D
Q
Q3 D
Q
D
Q
D
移位脉冲串行输出Q1Q2 Q0
2,四位串入 - 串出的 右移 寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ DI
D0 ＝ Q1D
I
串行输入串行输出四位 串入 - 串出 的左移寄存器串行输出串行输出
Q
Q D
Q
Q D
Q
Q D
Q
Q D
RD
CLR 移位脉冲
CP
DI
3 2 1 0
清零脉冲
D0 ＝ DI
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2移位脉冲串行输入清零脉冲并 行 输 出在同一电路中，如何实现既能左移，又能右移?
提示：左移、右移有乘法和除法的功能！
3,双向移位寄存器的构成,
S＝ 0 时，左移 ；
S＝ 1 时，右移 。
D0 = SDIL＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ SDIR
D1 = SQ0 ＋ SQ2
设置控制端 S
那么，就需使：
需要把这个设想检查验证一下。
四位串入 - 串出的左移 寄存器：
D0 ＝ DIL
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移 寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ DIR
D0 ＝ Q1
D0 = S DIL ＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ S DIR
D1 = SQ0 ＋ SQ2
S＝ 1 时，
= 0·DIL + 1·Q1 = Q1
= 0·Q0 + 1·Q2 = Q2
= 0·Q1 + 1·Q3 = Q3
= 0·Q2 + 1·DIR = DIR
确实能够实现右移 !
四位串入 - 串出的左移 寄存器：
D0 ＝ DIL
D1 ＝ Q0
D2 ＝ Q1
D3 ＝ Q2
四位串入 - 串出的右移 寄存器：
D1 ＝ Q2
D2 ＝ Q3
D3 ＝ DIR
D0 ＝ Q1
D0 = S DIL ＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ S DIR
D1 = SQ0 ＋ SQ2
S＝ 0 时，
= 1·DIL + 0·Q1 = DIL
= 1·Q0 + 0·Q2 = Q0
= 1·Q1 + 0·Q3 = Q1
= 1·Q2 + 0·DIR = Q2
也能够实现左移,方案可行 !
具体电路,
D0 = S DIL ＋ SQ1
D2 = SQ1 ＋ SQ3
D3 = SQ2 ＋ S DIR
D1 = SQ0 ＋ SQ2
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CP
3 2 1 0
1
&
&
1
&
&
1
&
&
1
&
&
S
DIR
DIL
集成寄存器 74LS194A
74LS194A是多功能移位寄存器右移串行输入左移串行输入并行输入
VCC Q0 Q1 Q2 Q3 S1 S0CP
16 15 14 13 12 11 10 9
1 3 4 5 6 7 82
QA QB QC QD CP S1
S0CLR
LDCBAR
D0 D1 D2 D3DIR DILRD GND
74LS194
控制端图 6.3.6 双向移位寄存器 74LS194A
0110120110101 SSQSSQSSDSSQR
74LS194的工作原理清零,Q3 Q2 Q1Q0=0000;
CP0 = CP1= CP2= CP3= CP
以 FF1为例说明 （ CP= 时）
111*1 QRSQ
11 RS?
1*1 RQ
（ 1） RD=0时：
（ 2） RD=1时：
由逻辑图可知：
0110120110101 SSQSSQSSDSSQR
0110120110101*1 SSQSSQSSDSSQRQ
1） S1=S0=0时：
保持 ；
3） S1=1,S0=0时：
2*1 QQ?
左移 ；
1*1 QQ?2） S
1=0,S0=1时：
0*1 QQ?
右移 ；
4） S1=S0=1时：
1*1 DQ?
并行输入并行输出。
0
1
1
1
1
0 0
0 1
1 0
1 1
异步清零保 持右移 (从 Q0向右移动 )
左移 (从 Q3向左移动 )
并入 - 并出
X X X
RD CP S1 S0 功 能
74LS194A
双向移位寄存器
D1 D2 D3D0
Q1 Q2 Q3Q0
RdCP
S1
S0
DIR DIL
用 2片 74LS194A设计 8位双向移位寄存器
74LS194A
双向移位寄存器
D1 D2 D3D0
Q1 Q2 Q3Q0
RdCP
S1
S0
DIR DIL
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D0 D1 D2 D3 D4 D5 D6 D7
DIR DIL
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D4 D5 D6 D7D0 D1 D2 D3
DIR DIL
其余的线，同学们自己完成！
74LS194A
双向移位寄存器
D1 D2 D3D0
Q1 Q2 Q3Q0
RdCP
S1
S0
DIR DIL
集成寄存器 74LS194的应用举例例 6.3.1 试分析图 6.3.8
电路的逻辑功能，并指出在图 6.3.9所示的时钟信号及 S1,S0作用下 t4时刻以后，输出 Y
与输入 M,N在数值上的关系。
1）主体电路：两片 74283构成的 8位并行加法器 ；
Y=y7 y6 y5 y4 y3y2 y1 y0 =A+B
=A7 A6 A5 A4A3 A2 A1 A0+ B7B6B5B4B3B2B1B0
2）两片 74LS194构成的 8位移位寄存器，产生加数
A=A7 A6 A5 A4A3 A2 A1 A0 ；
3）两片 74LS194构成的 8位移位寄存器，产生加数
B=B7B6B5B4B3B2B1B0。
t1时刻,
S1=S0=1,74LS194处于并行输入状态，
M和 N分别存入两个 8位移位寄存器 ；
t2时刻,
M和 N同时右移一位，相当于两数各乘 2；
到 t4时刻,
M又右移了两位，相当于 M又乘 4；
Y=M × 8+N × 2
6,3.２ 计数器计数器的功能和分类
1,计数器的 功能
2,计数器的 分类异步计数器和同步计数器加法计数器、减法计数器和可逆计数器有各种不同的计数器，如二进制计数器、
十进制计数器、二－十进制计数器等等。
记忆输入脉冲的个数；用于 定时,分频,
产生节拍脉冲 及进行数字运算等等。
按工作方式分：
按功能分：
按计数器的计数容量 (或称模数 )分：
一、同步计数器
同步二进制计数器
– 同步二进制加法计数器
– 同步二进制减法计数器
– 同步二进制加 /减可逆计数器
同步十进制计数器
– 同步十进制加法计数器
– 同步十进制减法计数器
– 同步十进制加 /减可逆计数器
同步 N进制计数器
1、同步二进制加法计数器图 6,3.10 用 T 触发器构成的同步二进制加法计数器
2103
102
01
0
QQQT
QQT
QT
1T
32103210
*
3
210210
*
2
1010
*
1
0
*
0
QQQQQQQQQ
QQQQQQQ
QQQQQ
3210 QQQQC?
CP Q3 Q2 Q1 Q0 C
0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0
0
0
0
0
0
0
0
0
0
CP Q3 Q2 Q1 Q0 C
10
11
12
13
14
15
16
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0
0
0
0
0
0
1
0
表 6.3.3 图 6.3.10电路的状态转换表图 6,3.12 图 6.3.10电路的 时序图图 6,3.11 图 6.3.10电路的 状态转换图分频器
74161
图 6,3.13 4位 同步二进制计数器 74161的逻辑图同步 置数,异步 清零。
D3,D2,D1,D0,
预置数据输入端；
EP,ET,计数使能端；
CP,脉冲输入端；
C,进位输出端
RD,异步清零端；
LD,同步预置数端；
功能及原理：
（ 1）异步清零：
（ 2）同步置数：
J0=D0
K0= D0 K3= D3
J3= D3
K2= D2
J2= D2
K1= D1
J1= D1
（ 3）保持：
J=K=0,保持。
3*32*21*10*0 DQ,DQ,DQ,DQ
RD=0 时,Q0 = Q1 = Q2 = Q3 =0;
RD=1,LD=0 时,
RD=LD=1,EP ET=0 时,
（ 4）计数：
J0 = K0=1
J1 = K1= Q0
J2 = K2= Q0 Q1
J3 = K3= Q0 Q1 Q2
此时，电路为 四位二进制同步加计数器 。
RD=LD=1,EP = ET=1 时,
74161的功能表：
清零
RD
预置
LD
使能
EP ET
时钟
CP
预置数输入
D0 D1 D2 D3
输 出
Q0 Q1 Q2 Q3
L
H
H
H
H
X
L
H
H
H
X X
X X
L X
X L
H H
X
X
X
X X X X
A B C D
X X X X
X X X X
X X X X
L L L L
A B C D
保 持保 持计 数
ET
EPC D
0 D1 D2 D3
Q1 Q2 Q3Q0 LD
RD
74LS161CP
16 15 14 13 12 11 10
1 2 3 4 5 6 7 8
9
QA
QD
QD
QCQBQA
QB QC
VCC
T
ET
P
EP
CP A
A B
B C
C D
D
CLR LOAD
RC
串行进位输出允许
GND时钟清除输出数据输入置入
74LS161
74LS161引脚图：
2、同步二进制减法计数器图 6,3.15 用 T 触发器接成的同步二进制减法计数器
CP Q3 Q2 Q1 Q0 B
0
1
2
3
4
5
6
7
8
9
0 0 0 0
1 1 1 1
1 1 1 0
1 1 0 1
1 1 0 0
1 0 1 1
1 0 1 0
1 0 0 1
1 0 0 0
0 1 1 1
1
0
0
0
0
0
0
0
0
0
CP Q3 Q2 Q1 Q0 C
10
11
12
13
14
15
16
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
0
0
0
0
0
0
0
图 6.3.15 电路的状态转换表
3、同步二进制加 /减计数器图 6,3.16 单时钟同步十六进制加 /
减计数器 74LS191
CPI S LD U/D 工作状态
X 1 1 X 保持
X X 0 X 预置数
0 1 0 加法计数
0 1 1 减法计数使能控制端异步预置数控制端图 6,3.17 同步十六进制加 /减计数器
74LS191的时序图
1
1
0
1
1
1
0
1
0
图 6,3.18 双时钟 同步十六进制加 /减计数器 74LS193
异步预置数控制端异步置零端一、同步计数器
同步二进制计数器
– 同步二进制加法计数器
– 同步二进制减法计数器
– 同步二进制加 /减可逆计数器
同步十进制计数器
– 同步十进制加法计数器
– 同步十进制减法计数器
– 同步十进制加 /减可逆计数器
同步 N进制计数器
1、同步十进制加法计数器图 6,3.19 同步十进制加法计数器电路
302103
102
301
0
QQQQQT
QQT
QQT
1T
1
1
0
0
0
0 0
0
0
11 1
0
0
0
0
图 6,3.20 图 6.3.19电路的状态转换图
74160 同步 置数，
异步 清零。
图 6,3.21
2、同步十进制减法计数器图 6,3.22 同步十进制减法计数器电路
2103
321102
32101
0
QQQT
)QQQ(QQT
)QQQ(QT
1T
0
0
0
0
1
1
1
1
1 0
0
0
1 1
1
1
0
0
图 6,3.23 图 6.3.22电路的状态转换图
3、同步十进制加 /减计数器图 6,3.24 单时钟 同步十进制可逆计数器 74LS190的逻辑图
CPI S LD U/D 工作状态
X 1 1 X 保持
X X 0 X 预置数
0 1 0 加法计数
0 1 1 减法计数异步置数二、异步计数器
异步二进制计数器
– 异步二进制加法计数器
– 异步二进制减法计数器
– 异步二进制加 /减可逆计数器
异步十进制计数器
– 异步十进制加法计数器
– 异步十进制减法计数器
– 异步十进制加 /减可逆计数器
异步 N进制计数器
1、异步二进制计数器
3位二进制异步加法计数器
Q2 Q1 Q0 C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
0
0
0
0
1
异步加法计数器采取从低位到高位逐位进位的方式工作,各个触发器不同步触发。
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示,3个触发器都应接成 T＇触发器 。
1
1
1
22
11
00
KJ
KJ
KJ
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。
CPCP?0
01 QCP?
12 QCP?
异步二进制加法计数器图 6,3.25 下降沿动作的异步二进制加法计数器异步二进制加法计数器图 6,3.26 图 6.3.25电路 的时序图
0
0
0
1
1
1
问题：
如何用上升沿触发的 T’触发器构成异步二进制加法器？
异步二进制减法计数器
3位二进制异步减法计数器
Q2 Q1 Q0 B
0 0 0
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
1
0
0
0
0
0
0
0
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示,3个触发器都应接成 T＇触发器 。
1
1
1
22
11
00
KJ
KJ
KJ
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。
CPCP?0
01 QCP?
12 QCP?
图 6,3.27 下降沿动作的异步二进制 减 法计数器异步二进制减法计数器图 6,3.28 图 6.3.27电路 的时序图
T ＇ 触发器的触发沿连 接 规 律上 升 沿 下 降 沿加 法 计 数 1?
ii
QCP
1?
ii
QCP
减 法 计 数
1?
ii
QCP
1?
ii
QCP
二进制异步计数器级间连接规律计数脉冲输入到最低位触发器的 CP端。
2、异步十进制计数器图 6,3.29 异步 十 进制加法计数器的典型电路异步十进制加法计数器在 4位异步二进制加法计数器的基础上修改得到，使计数过程跳过 1010到 1111这六个状态。
0
1 1 1 01
0 0
2、异步十进制计数器图 6,3.29 异步 十 进制加法计数器的典型电路异步十进制加法计数器在 4位异步二进制加法计数器的基础上修改得到，使计数过程跳过 1010到 1111这六个状态。
1
0 0 0 11
0 0
2、异步十进制计数器图 6,3.29 异步 十 进制加法计数器的典型电路异步十进制加法计数器在 4位异步二进制加法计数器的基础上修改得到，使计数过程跳过 1010到 1111这六个状态。
0
1 0 0 10
0 0
图 6,3.30 图 6.3.29电路 的时序图
Q3 Q2 Q1 Q0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
集成异步十进制加法计数器 -74LS290
图 6,3.31 二－五－ 十进制 异步计数器 74LS290的逻辑图
R01 ~R02:
S91 ~S92:
清 0输入端；
置 9输入端；
时钟脉冲输入端；CP0,CP1:
Q0 ~ Q3,计数器输出端。
74LS290,异步十进制计数器,异步 置数,异步 清零。
结构,74LS290 内部含有两个独立的计数电路 由
1个 1位二进制计数器和 1个异步五进制计数器构成。
又称 二 -五 -十进制加法计数器 。
模 2计数器,CP0为计数脉冲输入,Q0为输出；
模 5计数器,CP1为计数脉冲输入,Q3 ~ Q1为输出；
8421码十进制计数器：
CP0为计数脉冲输入,CP1与 Q0相连，
Q3 ~ Q0为输出。
74LS290
S92 R01R02S91
Q1 Q2 Q3Q0
CP0
CP1
CP0
CP
CP1
Q1
Q3
Q2
Q0
2 5
Q3 Q2 Q1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
Q0
0
1
Q3 Q2 Q1 CP1 Q0
十进制数
0
1
0
1
0
1
0
1
0
1
0
0 0 0
0 0 0
0 0 1
0 0 1
0 1 0
0 1 0
0 1 1
0 1 1
1 0 0
1 0 0
0 0 0
0
1
2
3
4
5
6
7
8
9
0
8421码十进制计数器：
结论：上述连接方式形成 8421BCD 码输出。
74LS290的功能表
H H L X X X L L L L(清零 )
H H X L X X L L L L(清零 )
X X H H X X H L L H (置 9)
L X L X 0 二进制计数 (Q0)
L X X L 0 五进制计数 (Q3Q2Q1 )
X L L X Q0 8421码十进制计数
X L X L Q1 5421码十进制计数复位输入 置位输入 时 钟 输 出
R01 R02 S91 S92 CP0 CP1 Q3 Q2 Q1 Q0
三、任意进制计数器的构成方法用 N进制计数器 构成 M进制计数器
(1) M<N
M进制计数器需要 M个状态，所以要跳过
N-M个状态。
反馈清零法 (复位法）
S0
S
M
S1
SM-1
Si
SN-1
同步清零异步清零“暂态”
反馈置数法在计数循环中的任何一个状态置入适当的数值，
从而跳过 N-M个状态，得到 M进制计数器。
适用于有 置数 功能的计数器
S0
Si
S1
SN-2SN-1
SN-M异步置数同步置数
“暂态”
(2) M>N,需多片 N 进制计数器 级联 构成。
并行进位方式：构成 同步 计数器；
串行进位方式：构成 异步 计数器。
各片的 CP同时接计数输入信号，低位片的 进位信号 作为高位片的计数 使能 信号。
低位片的 进位信号 或 输出信号 作为高位片的计数脉冲输入。
整体置零方式：
M=N1× N2时：
M为大于 N的素数时：
首先将各片 N进制计数器按最简单的方式接成一个大于 M进制的计数器，然后在 M状态译出异步置零信号，将各片计数器同时置零。
整体置数方式：
首先将各片 N进制计数器按最简单的方式接成一个大于 M进制的计数器，然后在选定的某一状态下译出置数信号，将各片计数器同时置入适当的数据，跳过多余的状态。
1、用同步清零端或置数端归零构成 M进置计数器
2、用异步清零端或置数端归零构成 M进置计数器
（ 1） 写出状态 SM-1的二进制代码 。
（ 2） 求归零逻辑,即求同步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
（ 1） 写出状态 SM的二进制代码 。
（ 2） 求归零逻辑,即求异步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
异步清零,同步置数,74LS160,74LS161；
同步清零,同步置数,74LS162,74LS163；
异步清零,异步置数,74LS193,74LS192；
只具有异步清零功能：如 CC4520,74LS190,74LS191；
异步清零和异步置 9功能,74LS290。
M<N设计步骤
M<N设计举例例 6.3.2 试用同步十进制计数器 74160接成同步六进制计数器。 74160的逻辑图见图 6.3.21，它的功能表与 74161的功能表（见表 6.3.4）相同。
74160,异步 清零,同步 置数。
解 1：反馈清零法
0000 0001 0010
001101000101
0110
译码产生异步置零信号
Q3Q2Q1Q0
1
1
CP
＆
利用一个基本 RS触发器将或 暂存一下,从而保证置零信号有足够的作用时间,使计数器能够可靠置零 。
DR
0?LD
存在的问题：
置零信号持续时间极短，
置零可靠性不高。
置零信号的宽度与输入计数脉冲高电平维持时间相等。
1
1
CP
1
解 2：反馈置数法
1
1
CP
＆
74160,同步 置数,异步 清零译码产生同步置数信号
0000 0001 0010
001101000101
Q3Q2Q1Q0
1
0000 0001 0010
001101001001
C=1
进位输出
M>N设计举例例 6.3.3 试用同步十进制计数器 74160接成百进制计数器。
M=100=10× 10,所以将两片 74160直接按并行进位方式或串行行进位方式连接即可。
解 1：并行进位方式图 6,3.38 例 6.3.3电路的并行进位方式解 2：串行进位方式低片为 1001时,C=1；
输入第十个计数脉冲时,C由 1变为 0，高片计入一个脉冲。
补例 1.用 74LS163构成二十四进制计数器。
(1) 需要两片 74LS163；
(2) 为了提高运算速度，使用 同步 计数 整体置零 方式。
应该在 Q7Q6Q5Q4 Q3Q2Q1Q0 ＝ 00010111
时准备清零。
Q4 Q2Q1Q0 CLR =
74LS163:同步四位二进制计数器，同步清零、同步置数
CP
1
1 1
CLR
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
74LS163 74LS163
具体逻辑电路如下图所示,
Q4 Q2Q1Q0 CLR =
CP
1
1 1
CLR
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
&
74LS163 74LS163
如何用 74LS160构成二十四进制计数器？
例 6.3.4 试用同步十进制计数器 74160接成二十九进制计数器。
解 1：整体置零方式图 6,3.40 例 6.3.4电路的整体 置零 方式解 2：整体置数方式图 6,3.41 例 6.3.4电路的整体 置数 方式思考题
1.用 74LS161构成 60进制计数器。
2.用 74LS160构成 12进制计数器。
3,试设计一个电路,同时满足 下述要求,
（ 1）十二进制；
（ 2）状态循环为,
0010 0011 0100 0101 0110
0111
1000
1101
1100 1011 1010 1001
以 QDQCQBQA 为序：
四、移位寄存器型计数器
1、环形计数器图 6,3.42 环形计数器电路不能自启动！
能自启动的环形计数器
2
1
3
1
1
2
0
1
1
210
1
0
QQQQ
n
n
n
n
状态利用率太低！
2、扭环形计数器图 6,3.47 扭环型计数器电路（约翰逊计数器）
D0=f (Q0,Q1,Q2,Q3)
图 6,3.48 扭环形计数器状态转换图不能自启动！
能自启动的扭环形计数器
3210 QQQD
能自启动，有效状态为 2n个。
状态利用率提高了一倍！
特点：电路每次状态转换时，只有一位触发器改变状态。
*6.3.3 顺序脉冲发生器
◆ 在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作。
◆这就要求系统的控制部分能给出一组在时间上有 —定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。
◆称产生这样一组顺序脉冲的电路为顺序脉冲发生器。
简单的顺序脉冲发生器图 6,3.51 用环形计数器作顺序脉冲发生器
（ a） 电路图 （ b） 电压波形图环形计数器工作在每个状态中只有一个 1
的循环状态时就是顺序脉冲发生器。
用计数器和译码器构成的顺序脉冲发生器计数器译码器
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
Q Q Q Q
D D D D
Q Q Q QFF0 FF1 FF2 FF3
P0 P1 P2 P3 P4 P5 P6 P7
CP
＆ ＆＆＆＆ ＆ ＆ ＆
P0 P1 P2 P3 P4 P5 P6 P7
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
P4 = Q0 Q3P0 = Q0 Q3
P1 = Q0 Q1
P2 = Q1 Q2
P3 = Q2 Q3
P5 = Q0 Q1
P6 = Q1 Q2
P7 = Q2 Q3
＆ ＆＆ ＆＆ ＆＆ ＆
Q Q Q Q
D D D D
Q Q Q QFF0 FF1 FF2 FF3
CP
计数器
D3 = Q2
D2 = Q1
D1 = Q0
D0 = Q3 0 0 0 0 1 0 0 01 0 0 0 1 1 0 0
1 1 0 0 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
0 1 1 1 0 0 1 1
0 0 1 1 0 0 0 1
0 0 0 1 0 0 0 0
0 0 0 0
Q0 Q1 Q2 Q3 D0 D1 D2 D3
D3 = Q2
D2 = Q1
D1 = Q0
D0 = Q3 0 0 0 0 1 0 0 01 0 0 0 1 1 0 0
1 1 0 0 1 1 1 0
1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1
0 1 1 1 0 0 1 1
0 0 1 1 0 0 0 1
0 0 0 1 0 0 0 0
0 0 0 0
Q0 Q1 Q2 Q3 D0 D1 D2 D3
CP
Q0
Q1
Q2
Q3
1 2 3 4 5 6 7 8
CP
P0
P1
P2
P3
P4
P5
P6
P7
P0 = Q0 Q3 P1 = Q0 Q1 P2 = Q1 Q2 P3 = Q2 Q3
P4 = Q0 Q3 P5 = Q0 Q1 P6 = Q1 Q2 P7 = Q2 Q3
1 432 5 6 7 8
用中规模集成电路构成的顺序脉冲发生器图 6,3.53
*6.3.4 序列信号发生器
◆ 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。如：‘ 00010111’。
◆ 这种特定的串行数字信号叫做序列信号。
◆ 产生序列信号的电路称为序列信号发生器。
§ 6.4 时序逻辑电路的设计方法一、设计步骤
1.由给定的逻辑功能求出 原始状态图或状态转换表 ；
（ 1）确定输入变量、输出变量及该电路应该包含的状态；
（ 2）画出原始状态图；
2.状态化简 ；
将 等价的状态 进行合并。
在相同的输入下，有相同的输出且向同一个状态转换
6.4.1 同步时序逻辑电路的设计方法
★ 基于 74LS161,160等中规模电路的设计；
★ 基于触发器的设计。 √
3.状态编码,画出编码形式的状态图及状态表；
S0 S1
S2S3
0/0
1/0
0/0
1/0
1/11/1
0/0 0/0
S0 S1
S2
0/0
1/0
0/0
1/0
1/1
0/0
简化
S2与 S3等价
X=0时,Z=0,次态为 S0
Si X/Z
X=1时,Z=1,次态为 S3
状态编码,给简化的状态图中的每个状态制定一个二进制代码。
S2 和 S3都有：
4.确定 触发器的类型和个数；
n1n 2M2
5.求电路的 输出方程,各触发器的 驱动方程 ；
6.画逻辑电路图,并检查 自启动能力 。
,触发器的个数
M:电路所包含的状态个数例 1,试设计一序列脉冲检测器，当连续输入信号 110时，该电路输出为 1，否则输出为 0。
解,（ 1）画原始状态图：
设检测器的输 入 信号为 X,输 出 信号为 Z
由题意可知，电路应有 4个状态：
S0,为初始状态，表示收到的输入为 0时的电路状态；
S1,表示收到一个 1时的电路状态；
S2,表示连续收到两个 1时的电路状态；
S3,表示连续收到 110时的电路状态。
只有当连续输入 110时,Z=1;其他情况 Z=0。
画原始状态图：
S3 S2
S1S00/0
1/0
1/0
0/1
0/0
1/0
0/0 1/0
（ 2） 状态化简：
S0,S3是等效状态 X=0时,Z=0,次态都是 S0X=1时,Z=0,次态都是 S
1
S2
S1S00/0
1/0
1/0
0/1
0/0
1/0
（ 3） 状态编码,画出编码形式的 状态图及状态表 ；
3个状态，可取 2位二进制代码 组合中的任意 3个代码来编码，可见，需要 两个触发器 来记忆电路状态。
若取 S0=00,S1=01,S2=11,则：
11
01000/0
1/0
1/0
0/1
0/0
1/0
X*
0*1QQ Z
01QQ
0 1
00 00/0 01/0
01 00/0 11/0
11 00/1 11/0
（ 4）选择触发器：
选 JK边沿触发器 HC76。
（ 5）确定各触发器的 驱动方程 及电路的 输出方程,
X/ZQ
1Q0
首先，需要 根据 JK 触发器的 功能表,
找到 其 驱动表 。
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
J K Q Q *
JK触发器的 功能表
Q Q * J K
JK触发器的 驱动表
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
牢记在心 !
X*0*1QQ Z
01QQ
0 1
00 00/0 01/0
01 00/0 11/0
11 00/1 11/0
0 0 0 0 0 0
0 0 1 0 0 0
0 1 1 0 0 1
1 0 0 0 1 0
1 0 1 1 1 0
1 1 1 1 1 0
根据状态表，得到各触发器的 驱动表 ；再由驱动表得到各 驱动信号 及 输出信号 的表达式。
X Q1 Q0 Q1* Q0* Z J1 K1 J0 K0
0 0
0 1
1 1
0 1
1 0
0 0
（ 6）画逻辑电路图，并检查自启动能力：
根据驱动表，用卡诺图化简：
J0=X,K0=X
J1=XQ0,K1=X
Z=XQ1
所以,XQ *0?
110*1 XQQXQQ
1J
1kC1
1J
1kC1
＆
FF0 FF1
＆
1
X
CP
Q0 Q1
Z
0
1
00 01 11 10
0 0 X X
0 1 X X
X
Q1Q0J1
J1=XQ0
检查自启动能力：
上图所示计数器的 Q1Q0 状态变化仅含 00,01,11;
若电路为无效状态 10 X=0,则次态为 00,Z=1
X=1,则次态为 11,Z=0
电路能从无效状态自动进入有效序列，所以电路 有自启动能力 。但,Z的表达式应修正为：
XQ*0?
110*1 XQQXQQ
Z=XQ1
Z=XQ1Q0
电动机运行时要求三个绕组以 A
例 2,数字控制装置中常用的步进电动机有 A,B,C 三个绕组。
再回到 A 的顺序循环通电，
AB B BC C CA
试实现之。
设计步骤 如下：
(1) 根据任务要求,确定 计数器的 模数 和所需的触发器 个数 。
这个任务需要六个稳定状态,因此，
确定计数器的 模数 为 6 ；
故而所需触发器的 个数 应当为 3 。
(2) 确定 触发器的 类型 。
最常用的触发器有 D 触发器和 JK
触发器，在本任务中选用 JK触发器 。
(3) 列写 状态 转换表 或转换图用三个触发器的输出端 QA,QB,QC
分别控制电动机的三个绕组 A,B,C，并以,1”表示通电，,0”表示不通电。
以 QCQBQA
为序排列：
001 011 010
110100101
A BA B
CBCCA
QC QB QA Q*C Q*B Q*A JC KC JB KB JA KA
原 状 态 次 态 对各控制端的电平要求
0 0 1 0 1 1
0 1 1 0 1 0
0 1 0 1 1 0
1 1 0 1 0 0
1 0 0 1 0 1
1 0 1 0 0 1
步进电动机绕组通电激励表 (状态表）
(4) 再 根据 所选触发器的 驱动表,确定 各个触发器在状态转换时对控制端的 电平要求 。
0 X 1 X X 0
0 X X 0 X 1
1 X X 0 0 X
X 0 X 1 0 X
X 0 0 X 1 X
X 1 0 X X 0
(5) 写出 各个控制端的 逻辑表达式
JC = QA KC = QA
JB = QC KB = QC
JA = QB KA = QB
(6) 画出 计数器的 逻辑电路图 。
QC
QBQA00 01 11 10
0
1
0 0 1
X
X
X X X
JC
QC
QC JC
KC QB
QB JB
KB
JA
QA
QA
KA
RD RD
SD
预置数计数脉冲 CP
最后，要对未利用的状态（约束项）进行校验，以确定设计的电路能否自起动。
QCQBQA有两个不会出现的状态：
0 0 0
1 1 1
校验
1 1 1
0 0 0?电路 不能自启动！
当电路不能自起动时，要采取措施加以解决。
最简单的解决办法是：在电路开始工作时通过预置数 将它置为有效循环中的某一状态。如本例中置为,QCQBQA=001。
另一种解决办法是通过修改设计过程，改变反馈逻辑结构，使电路能自起动（此处略）。
例 3,某生产工艺流程分九个阶段，如下图所示。假设各阶段的进入都受时钟脉冲的控制，试设计工艺流程的控制电路 ( 图中画红线处表示各项工艺工作的阶段 ) 。
A 加热
B 加压
C 喷氧
D 吹粉工 艺 1 2 3 4 5 6 7 8 9
A 加热
B 加压
C 喷氧
D 吹粉工 艺 1 2 3 4 5 6 7 8 9
根据工艺流程的要求，拟采用四个触发器，
且用它们构成九进制计数器。
采用 D功能触发器 ( 用边沿触发方式 )
A 加热
B 加压
C 喷氧
D 吹粉工 艺 1 2 3 4 5 6 7 8 9
QA QB QC QD QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
DA DB DC DD
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 1 1 1
1 1 0 1
0 1 0 0
1 0 0 1
1 0 0 0
0000,0001,0010,0011、
0101,0111,1011。
QAQBQCQD有七个不会出现的状态：
D触发器功能,
Q * = D
当约束项处理
QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
DA DB DC DD
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 1 1 1
1 1 0 1
0 1 0 0
1 0 0 1
1 0 0 0
0000,0001,0010,0011、
0101,0111,1011。
QAQBQCQD有七个约束项：
QA
QB
QC
QD
00
01
11
10
00 01 11 10
X X X X
X X
X1
1 1
1 1
1 1
DA:
用同样的方法，
可以获得 DB,DC、
DD的逻辑表达式。
AQ
BQ
CQ
CBAA QQQD
QA QB QC QD
1 0 0 0
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 0 0 1
1 1 1 1
1 1 0 1
0 1 0 0
DA DB DC DD
1 1 0 0
0 1 1 0
1 1 1 0
1 0 1 0
1 1 1 1
1 1 0 1
0 1 0 0
1 0 0 1
1 0 0 0
0000,0001,0010,0011、
0101,0111,1011。
QAQBQCQD有七个约束项：
DA = QA + QB + QC
DB = QD + QAQC + QAQC
DC = QAQC + QBQD
+ QAQBQD
DD = QBQC + QBQD
+ QCQD
得到控制端的逻辑表达式：
画逻辑电路图（略）
结论：该电路可以自动启动。
0101
0000
0111 10110011
00010010
1000 1100 0110 1110
0100 1101 1111 1001 1010
QA QB QC QD
检验自启动结果如下（略去过程）：
§ 6.5 时序逻辑电路中的竞争 -冒险现象
一、组合逻辑电路部分可能发生的竞争 -冒险现象；（见 § 4.4）
二、存储电路部分可能发生的竞争 -冒险现象。
当输入信号和时钟信号同时改变，而且途径不同路径到达同一触发器时，便产生了 竞争 。
竞争的结果有可能导致触发器 误动作,这种现象称为 存储电路的竞争 -冒险现象 。
组合逻辑电路存储电路
...,..
...,..
X
Q
Y
Z
举例说明存储电路的竞争 -冒险现象
CLK3取自 Q1,J3=K3=Q2,FF2的时钟信号取自 Q’1；
因此，当 FF1由 0变 1时,FF2的时钟信号和输入信号同时改变，导致了竞争 -冒险现象的发生。
如 Q2的变化 (即 J3K3的变化 )先于 CLK3的上升沿的到来，
则在 CLK3=1的全部时间里 J3和 K3保持不变，就可以根据 CLK3的下降沿到达时 Q2的状态决定 FF3是否该翻转 →
表 6.5.1（ a）。
1J
1K
C1
1J
1K
C1
1J
1K
C1CLK1
FF1 FF2 FF3
Q1 Q2 Q3
CLK2
CLK3
G1 G2
1 1
图 6.5.1 说明异步时序电路竞争 -冒险现象的例子
1→ 0
0→ 1
K3
J3
表 6.5.1 图 6.5.1电路的状态转换图
Q1 Q2 Q3
0 0 0
1 1 0
0 1 1
1 0 1
0 0 1
1 1 1
0 1 0
1 0 0
0 0 0
(a)
Q1 Q2 Q3
0 0 0
1 1 0
0 1 1
1 0 1
0 0 0
(b)
反之，如果 Q2的变化迟于 CLK3的上升沿的到来，则在
CLK3=1的全部时间里 J3和 K3的状态可能变化，这就不能简单根据 CLK3下降沿到达时 Q2的状态来决定 Q3的次态 → 表 6.5.1
（ b）。
因此，存在电路的状态转换规律的不确定！
练 习题 6.1,6.4,6.7,6.11,
6.12,6.14 6.17,6.19,
6.21,6.31
本章总结
1、时序电路的 特点 是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。
2、时序电路可 分为 同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。
3、时序电路的 逻辑功能 可用方程组、状态转换表、状态转换图、
状态机流程图和时序图等几种方法来描述，它们在本质上是相通的，可以互相转换。
4、时序电路的 分析,就是由逻辑图到状态图的转换；而时序电路的 设计,在画出状态图后，其余就是由状态图到逻辑图的转换。
5、常用 中规模时序电路 的应用。
本章重点
1、触发器构成的同步时序电路的 分析 ；
2、触发器构成的同步时序电路的 设计 ；
3、中规模集成计数器的应用 —任意进制计数器的 设计 与 分析 。
74LS160,十进制同步加法计数器，异步清零,
同步置数。
74LS161,四位二进制同步加法计数器，异步清零,同步置数。
74LS290,二 -五 -十进制异步加法计数器,异步清零,异步置数。
电路图时钟方程、
驱动方程和输出方程状态方程状态图、
状态表或时序图判断电路逻辑功能
1 2
3
4
触发器构成的时序电路的 分析步骤,
设计要求原始状态图最简状态图画电路图检查电路能否自启动
1 2
4
6
触发器构成的时序电路的 设计步骤：
选触发器，求时钟、输出、状态、
驱动方程
5
状态分配
3
化简习 题
2,设计一个按自然二进制规则变化的 7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。
1,分析图题 1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明电路能否自启动。
3,用 74LS290构成 8421码 六进制计数器。
··
·D Q
Q
D Q
Q
D Q
Q
FF1 FF2 FF3
Y
CP
图题 1
&
1,分析图题 1时序电路的逻辑功能，写出电路的驱动方程、
状态方程和输出方程，画出电路的状态转换图，并说明电路能否自启动。
驱动方程：
状态方程：
输出方程,
3112123,,QDQDQQD
3*11*212*3,,QQQQQQQ
13 QQY?
··
·D Q
Q
D Q
Q
D Q
Q
FF1 FF2 FF3
Y
CP
图题 1
&
000 001
011
111
110
101
010
状态转换图,
电路为五进制计数器，能自启动。
100
13 QQY?
Q3Q2Q1
3*11*212*3,,QQQQQQQ
1 建立原始状态图
2、设计一个按自然二进制变化的 7进制同步加法计数器，
计数规则为逢七进一，产生一个进位输出。
0 0 0 → 0 0 1 → 0 1 0 → 0 1 1
↓ /0
1 1 0 ← 1 0 1 ← 1 0 0
/ 0 /0
/ 0 / 0 /0
排列顺序,
/ Y
012
QQQ
/1
状态化简2
状态分配3
已经最简。
已是二进制状态 。
4 选触发器，求输出、状态、驱动方程因需用 3位二进制代码，
选用 3个 CP下降沿触发的
JK触发器，分别用 FF0、
FF1,FF2表示。
Q2 Q1 Q0 Q*2 Q*1 Q*0 Y
原 态 次 态
0 0 0 0 0 1 0
0 0 1 0 1 0 0
0 1 0 0 1 1 0
0 1 1 1 0 0 0
1 0 0 1 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
Y 的卡诺图
00 01 11 10
0 0 0 1 0
1 0 0 × 0
12
0
Q
21 QQY?
(a )
*
0
Q 的卡诺图
00 01 11 10
0 1 1 0 1
1 0 0 × 0
12
0
Q
( b)
*
1
Q 的卡诺图
00 01 11 10
0 0 1 0 0
1 1 0 × 1
12
0
Q
( c )
*
2
Q 的卡诺图
00 01 11 10
0 0 0 0 1
1 0 1 × 1
12
0
Q
21201
*
2
10210
*
1
0012
0102
*
0
1
QQQQQQ
QQQQQQ
QQQQ
QQQQQ
不化简，以便使之与 JK触发器的特性方程的形式一致。
120 QQJ?
,1
0?K
01 QJ?
、
021 QQK?
012 QQJ?
、
12 QK?
Y
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
Q
0
Q
0
&
1
&
&
比较,得驱动方程：
电路图
5
QKQJQ*
21201
*
2
10210
*
1
0012
0102
*
0
1
QQQQQQ
QQQQQQ
QQQQ
QQQQQ
检查电路能否自启动6
0
0
01
21201
*
2
10210
*
1
0012
*
0
QQQQQQ
QQQQQQ
QQQQQ
将无效状态 111代入状态方程计算：
可见 111的次态为有效状态
000，电路能够自启动。
3,用 74LS290构成 8421码 六进制计数器。
R 01 R 02 S 91 S 92 Q3 Q2 Q1 Q0
X X 1 1 1 0 0 1
1 1 0 X 0 0 0 0
1 1 X 0 0 0 0 0
0 X 0 X
0 X X 0
X 0 0 X
X 0 X 0
计数状态
74
LS
29
0
功能表
Q3 Q2 Q1 Q0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 0 0 0 R 01 = Q1R
02 = Q2
令即可
CP
0 1 1 0
CP0
CP1
Q0 Q3 Q1 Q2
S 92S
91
R 02R
01
74LS290
六个稳态暂态反馈清零法讨论,下述接法行不行? 错在何处?
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS290
CP
注意,输出端不可相互短路 ！！
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS290
CP
&
补充,用 74LS 290构成 36 进制 8421码计数器。
Q3 Q2 Q1 Q0
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 0
十进制数问题分析：
从右面的状态转换表中可以看到：个位片的 Q3可以给十位片提供计数脉冲信号。
需两片 74LS290，一片安排作个位，另一片作十位 。
(1) 无进位输出端，
如何解决片间 进位问题？
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(十位 )
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(个位 )
用两片 74LS 90构成 36 进制 8421码 计数器
CP
（ 2）如何实现 36 进制?
分析,(2) 如何满足,36 进制,的要求？
十 位 个 位
0 0
3 5
.
.
.
.
.
.
共有 36个稳定状态
3 6
( 0011 0110 )
个位片的 R01
必须和十位片的 R 01（ R 02）
连接在一起；
这就意味着：
个位片的 R02
也 要和十位片的 R 02（ R 01）
连接在一起；
只有这么连接，才可能使两片 74LS90同时清零。
0 0
同时清零
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(十位 )
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(个位 )
CP&
R01 = Q1(2) Q0(2) R02 = Q2(1) Q1(1)
&
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(十位 )
CP0
CP1
Q0 Q3 Q1 Q2
S 92
S 91
R 02
R 01
74LS 290(个位 )
CP&
&
讨论,以上电路如果这样连接，将会出现什么计数结果?
个位片 为六进制计数器！
十位片 由于没有时钟输入，它只能保持接上电源瞬间的随机状态。
计数器的应用举例例 1,数字频率计的设计。
什么叫,数字频率计,?
所谓“数字频率计”，就是用十进制数码把被测信号的变化频率显示出来。
而 频率 的含义，是指被测信号在一秒钟内变化的次数。因此，
计数器工作的时间也只能是一秒钟，这是显而易见的。
计数的结果供阅读或记录。
数字频率计的组成
a,核心是计数和显示计数器译码和显示电路
b,频率计各个功能的协调与指挥清零计数显示一秒钟三秒钟一秒钟则另需一个五进制计数器，其时钟周期选为一秒钟，以协调各个功能。
频率计正常工作的关键假设,
具体功能如下,分,自动清零,和,手动清零,。1） 自动清零,
只是在刚刚启动时人为地按动“清零”键，其后的清零功能可自动实现，
无需人为再次干预。
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
启动清零计数 状态显示 计数结果自动清零自动返回计数状态 !
具体功能如下,分,自动清零,和,手动清零,
2） 手动清零,人为地按动“清零”键后，频率计方才开始计数和显示，并且连续显示下去，一直到再次手动清零 。
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
手动清零计数 状态此处开始一直 显示计数结果等待下一次的“手动清零”。
…
数字频率计的实现
1,首先解决关键问题：设计起协调和指挥作用的五进制计数器。
计数状态
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
手动清零显示计数结果自动清零
“自动清零,状态 拟采用 D 触发器构成 五 进制计数器 。
经设计，控制端
D 的表达式为：
D2 = Q1
D1 = Q0
D0 = Q2Q1
数字频率计的实现
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
手动清零计数 状态此处开始一直 显示计数结果等待下一次“手动清零”
…
“手动清零,状态计数状态
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
手动清零显示计数结果自动清零
“自动清零,状态为使逻辑电路尽可能简单，把两种工作方式下的前四个状态设计成相同值,
数字频率计的实现
“手动清零,状态“自动清零,状态为使逻辑电路尽可能简单，把两种工作方式下的前四个状态设计成相同值,这样,
设计出来的逻辑表达式就会简单得多,
D2 = Q1
D1 = Q0
D0 = Q2Q1
经过分析和设计，结果为,
D2 = Q1
D1 = Q0
D0 = 1
从表达式中可以看出，两者的差别较小。
数字频率计的实现
1,首先解决关键问题：设计起协调和指挥作用的那个五进制计数器。
D2 = Q1
D1 = Q0
D0 = Q2Q1
D2 = Q1
D1 = Q0
D0 = 1
“自动清零,时：,手动清零,时：
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动自动手动清零
CP 1H
Z
数字频率计的实现
2,需要译码、显示计数的结果，
故该计数器需选用 74LS290，为便于译码、显示，采用 8421BCD码 。
3,计数器的工作时间只能是一秒钟，因此需要配置门控电路，其任务是使被测信号进入计数器的时钟端的时间仅为一秒钟。
4,计数器只有在进入“自动清零”
阶段时，才可使 R0(1),R0(2) 控制端同时为 1 。
Q2 Q1 Q0
0 0 0
0 0 1
0 1 1
1 1 1
1 1 0
1 0 0
手动清零计数 状态显示 计数结果自动清零
“自动清零,状态 译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0
Q2Q1Q0 = 001
时打开此门
Q2Q1Q0
= 1 0 0
自动清零数字频率计的实现
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动自动手动清零
CP 1H
Z
译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0Q2Q1Q0
= 0 0 1
打开此门
0 1
1
1
1
讨论,为什么 Q2
端可以不起控制作用?
因为在计数器中不存在
101 状态 。
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动自动手动清零
CP 1H
Z
译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0Q2Q1Q0
= 0 0 1
打开此门
Q2Q1Q0
= 1 0 0
自动清零
0 1
1
1
1
0 0
1
1
Q1 Q1
D1
Q0 Q0
D0
Q2
D2 7420
+5V
手动手动清零
CP 1H
Z
译码显示
74 LS290
7420u
x
R 0(1)
R 0(2)
CP0Q2Q1Q0
= 0 0 1
打开此门
0 1
1
1
1
“手动清零,
状态
1
功能说明：
2,只显示 1,2,3,… 9,10,11,12 。
1,只计 12 个小时；
应该使用 12进制的加法计数器。
思考,(1) 计数器应该用几位?
(2) 计数器的状态如何变化?
意味着,(1) 个位显示 0,… 9 ；
(2) 十位要么显示 1，要么什么也不显示。
例 2,数字电子钟电路如何实现：
(1) 个位计数需要四位输出，它们分别送显示译码器 7448的 D,C,B,A端；
(2) 如何解决十位的显示要求呢？
只要用一位输出，不经过译码器而直接送到数码管的笔划 b,c 。a
b
cde
f g
数码管译码器个位计数器
4
7
十位计数数码管
b c
如何实现：
(1) 个位计数需要四位输出，它们分别送显示译码器 7448的 D,C,B,A端；
(2) 如何解决十位的显示要求呢？
只要用一位输出，不经过译码器而直接送到数码管的笔划 b,c 。
例 2,数字电子钟电路功能说明：
1,只计 12 个小时；
应该使用 12进制的加法计数器。
思考,(1) 计数器应该用几位呢?
(2) 计数器的状态如何变化?
用 五 位 。
与“只显示 1,2、
3,… 9,10,11,12”的要求有关。 怎么解决这个 特殊要求 呢?
选用一片 74LS90和一片 JK触发器。
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
Q4 Q3 Q2 Q1 Q0
十位 个 位 要求显示
1
2
3
4
5
6
7
8
9
10
11
12
1
74LS90 JK－ FF
CP
74LS90
CP
JK－ FF
选用一片 74LS90和一片 JK触发器。
怎么搭配?
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
Q4 Q3 Q2 Q1 Q0
十位 个 位 要求显示
1
2
3
4
5
6
7
8
9
10
11
12
1
0
3
2
5
4
7
6
9
8
11
10
13
0
QA QD QC QB
十位 个 位 那就显示
0 0 0 0
0 0 0 0
0 0 0 1
0 0 0 1
0 0 1 0
0 0 1 0
0 0 1 1
0 0 1 1
0 1 0 0
0 1 0 0
1 0 0 0
1 0 0 0
1 0 0 1
Q
0
0
0
0
0
0
0
1
1
1
1
1
1
显然不对 !
1
2
3
4
5
6
7
8
9
10
11
12
1
QA QD QC QB Q
十位 个 位 就会显示
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 0 1 1清零
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0
1 0 0 1 0
Q
正确 !
QD = CPA 01
1
2
3
4
5
6
7
8
9
10
11
12
3
QA QD QC QB Q
十位 个 位 就会显示
0 0 0 0 1
1 0 0 1 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0
1 0 0 1 0
Q
这才正确
QD = CPA 01
需要在此清零 0 0 0 01 1
备 忘 录
QAQBQ = 1 1 0
1
2
3
4
5
6
7
8
9
10
11
12
1
QA QD QC QB Q
十位 个 位 实际显示
0 0 0 0 1
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
Q
0
0
0
0
0
0
0
1
1
1
1
1
1
0
1
1 1 1清零如何实现,清零”?
CLR = QAQBQ
R 0(1) = QAQB Q
R 0(2) = 1
对 74LS90 而言：
而对 JK触发器来说,
QA QDQCQB Q
D C B A
74LS48
显示显示
b c
7 4 L S 9 0
7
个位十位
74LS20
清零清零 小时脉冲数字表整体框图
R 0(1) = QAQB Q
R 0(2) = 1
CLR = QAQBQ
功能说明,将键盘上的按键转换成二进制编码存入输出寄存器。
,动态扫描,的含义则是用一个时钟信号源依次巡回检查各按键的状态，一旦发现某个按键被按下时，便立即产生相应的输出。
组成部件：
译码器计数器数据选择器寄存器例 3,动态扫描键盘编码器
D0
D1
D2
D3
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 2 3 4 5 60 7
8 9 10 11 12 13 14 15
16 17 18 19 20 21 22 23
24 25 26 27 28 29 30 31
按键的分布及其十进制编码行线列线按键是否按下，将影响行线的逻辑状态。
计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器键盘行线计数器
Q0Q1Q2 Q3Q4
CLK T
计数脉冲低三位控制各列线的电平。
高两位选择行线。
五位二进制加法计数器计数器为
T = 1 时，正常计数；
T = 0 时，停止计数。
选用两片 74LS163
键盘列线译码器 A B C
Y0 Y7
来自计数器低三位
74LS138
被选中的列线呈现低电平，
余者为高电平。
B A
D0
D3
Y
Y
数据选择器键盘列线选用 74LS151 (8
- 1数据选择器 )，
而不用 74LS153
(4 - 1 数据选择器 )，
原因在于前者具有互补输出，而后者只有一种输出方式。
来自计数器高两位
74LS151
8D数据寄存器
74LS374
上升沿 翻转计数器输出端
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器
Y
Q0
Q1
Q2
Q3
Q4
计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器键盘列线工作过程：
首先，计数器对计数脉冲计数，其输出端 Q0 - Q4经 译码器 和数据 选择器 向键盘提供行、列扫描地址 。
计数器
Q0Q1Q2 Q3Q4
CLK T
计数脉冲五位二进制加法计数器计数器为 选用两片 74LS163
去 译码器 去 选择器工作过程：
首先，计数器对计数脉冲计数，其输出端 Q0 - Q4经译码器和数据选择器向键盘提供行、列扫描地址 。 如果键盘上所有的按键均未按下，那么，四条行线 (即选择器的四路输入 )D0 - D3都悬空，在逻辑值上相当于,1”状态。此时不管计数器的状态如何，
选择器输出保持为 Y = 1,Y = 0 。
B A
D0
D3
Y
Y
数据选择器键盘列线来自计数器高两位
74LS 151
去计数器的 T端 。
去寄存器的 CP端。
1
11
1
1
0
行线列线工作过程：
首先，计数器对计数脉冲计数，其输出端 Q0 - Q4经译码器和数据选择器向键盘提供行、列扫描地址 。 如果键盘上所有的按键均未按下，那么，四条行线 (即选择器的四路输入 )D0 - D3都悬空，在逻辑值上相当于,1”状态。此时不管计数器的状态如何，
选择器输出保持为 Y = 1,Y = 0 。 此时计数器的控制端 T = Y = 1，保证它可以继续不停地计数 (即可对键盘不断地扫描 )；对寄存器来说，由于其时钟 CP端保持为 0，
CP没有获得上升沿，故寄存器中的内容也不会更新。
1计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
CP
键盘代码输出寄存器键盘列线
1
11
1
1
0
0
一旦第 i 行、第 j 列的按键 A i j 被按下，它将使键盘上的第 i 行和第 j 列接通。
行线列线
i
j 当计数器低三位计数到与第 j 列对应的编码值时，第 j 根列线被译码器译中，呈现低电平，使得第 i 根行线也变成低电平。如果此时计数器高两位 Q3Q4恰巧是第 i 行对应的编码，选择器便将第 i 路的状态选通输出，使得其输出
Y由 1 变 0,由 0 变 1 (必然给寄存器提供所有所需的上升沿 )。
Y
B A
D0
D3
Y
Y
数据选择器键盘列线来自计数器高两位
74LS 151
去计数器的 T端 。
去寄存器的 CP端。
1
10
1
0
1
行线列线计数器
Q0Q1Q2 Q3Q4
CLK T
键盘列线译码器 A B C
Y0 Y7
计数脉冲
B A
D0
D3
Y
Y
数据选择器
1D 1Q
3D 3Q
5D 5Q
2D 2Q
4D 4Q
键盘代码输出寄存器键盘列线
11
0
1
1
0
0
1
0
保持存入新内容
Y
第六章结 束
1J
1K
C1
1J
1K
C1
=1
＆
1
X
CP
Z
Q0 Q1
FF0 FF1
解,（ 1）写各逻辑方程式输出方程,Z=Q1nQ0n
驱动方程,J0=1
K0=1
n
01 QXJ
n
01 QXK
例 1,试分析以下时序逻辑电路的逻辑功能。
（ 2）写各触发器的 次态方程
n
0
n
00
n
00
1n
0 QQKQJQ
n
11
n
11
1n
1 QKQJQ
n
1
n
0
n
1
n
0 QQXQ)Q(X
n
1
n
0 QQX
（ 3）列 状态表、画状态图和时序图
X1n
0
1n
1 QQ
Z
n
0
n
1QQ
0 1
00
01
10
11
01/0 11/0
10/0 00/0
11/0 01/0
00/1 10/1
00 01
1011
0/0
0/0
0/0
0/1 1/0
1/1
1/01/0
J0= K0 =1
n
011 QXKJ
Z=Q1nQ0n
（ 4） 逻辑功能 分析为 可控计数器
X=0时，完成 加法 计数,Z为进位信号；
X=1时，完成 减法 计数,Z为借位信号。
00 01
1011
0/0
0/0
0/0
0/1 1/0
1/1
1/01/0
