7.1 计数器
7.1.1 二进制计数器退出
7.1.2 十进制计数器
7.1.3 N进制计数器教学要求
掌握同步和异步二进制 和 N进制计数器工作原理和电路组成。
理解常用中规模计数器结构及应用。
重点、难点：
二进制和 N进制计数器工作原理。
常用中规模计数器应用。
作业,P270 7.1.6 7.1.10 7.1.16 7.1.18
在数字电路中，能够记忆输入脉冲个数的电路称为计数器。
计数器二进制计数器十进制计数器
N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器
N进制计数器
·
·
·
·
·
·
7.1.1 二进制计数器一,二进制同步计数器
1,3位二进制同步加法计数器
000 → 001 → 010 → 011
/ 1 ↑ ↓ /0
111 ← 110 ← 101 ← 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ C
nnn QQQ
012
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
状态图
nnn QQQC 012?
输出方程：
CPCPCPCP 210时钟方程：
CP 1 2 3 4 5 6 7 8 9 10
Q 0
Q 1
Q 2
C
时序图
FF0每输入一个时钟脉冲翻转一次
FF1在 Q0=1时，在下一个 CP
触发沿到来时翻转。
FF2在 Q0=Q1=1时，在下一个
CP触发沿到来时翻转。
100 KJ
nQKJ 011
nn QQKJ 0122
Q
0
Q
0
C
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C 1
1K
1 J
C 1
1 K
1J
C 1
1K
&
&
1
&
电路图由于没有无效状态，电路能自启动。
nnn
n
n
nnn
nn
n
QQQQKJ
QQKJ
QKJ
KJ
013211
0122
011
00
1
推广到
n位二进制同步加法计数器驱动方程输出方程 nnn
nnn QQQQC 0121
2,3位二进制同步减法计数器选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
状态图输出方程：
000 ← 001 ← 010 ← 011
/1 ↓ ↑ /0
111 → 110 → 101 → 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ B
nnn
QQQ
012
CPCPCPCP 210时钟方程：
nnn QQQB 012?
CP 1 2 3 4 5 6 7 8
Q 0
Q 1
Q 2
B
时序图
FF0每输入一个时钟脉冲翻转一次
FF1在 Q0=0时，在下一个 CP
触发沿到来时翻转。
FF2在 Q0=Q1=0时，在下一个
CP触发沿到来时翻转。
100 KJ
nQKJ 011
nn QQKJ 0122
Q
0
Q
0
B
1
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
&
&
电路图由于没有无效状态，电路能自启动。
nnn
n
n
nnn
nn
n
QQQQKJ
QQKJ
QKJ
KJ
013211
0122
011
00
1
推广到
n位二进制同步减法计数器驱动方程输出方程 nnn
nnn QQQQB 0121
3,3位二进制同步可逆计数器设用 U/D表示加减控制信号，且 U/D＝ 0时作加计数,U/D ＝ 1
时作减计数，则把二进制同步加法计数器的驱动方程和 U/D相与，把减法计数器的驱动方程和 U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。
nnnn
nn
QQDUQQDUKJ
QDUQDUKJ
KJ
010122
0011
00
//
//
1
输出方程
nnnnnn QQQDUQQQDUBC 210210 ///
Q
0
Q
0
C / B
1
FF
0
F F
1
FF
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
≥ 1& ≥ 1&≥ 1&
1
U / D
电路图
4,4位集成二进制计数器 P249表 7.1.3
74 L S 16 1
Q
0
Q
1
Q
2
Q
3
( b) 逻辑功能示意图( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 16 1
1 2 3 4 5 6 7 8
V
CC
CO
Q
0
Q
1
Q
2
Q
3
CT
T
LD
C R C P D
0
D
1
D
2
D
3
CT
P
G N D
CR
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
CO
LD
4位集成二进制同步加法计数器 74LS161/163
① CR=0时异步清零。 ② CR=1,LD=0时同步置数。
③ CR=LD=1且 CPT=CPP=1时，按照 4位自然二进制码进行同步二进制计数。
④ CR=LD=1且 CPT·CPP=0时，计数器状态保持不变。
74LS163的引脚排列和 74LS161相同，不同之处是 74LS163采用同步清零方式。
C C 45 20
Q
0
Q
1
Q
2
Q
3
(b ) 逻辑功能示意图(a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
C C 45 20
1 2 3 4 5 6 7 8
V
DD
2 CR
2 Q
3
2 Q
2
2 Q
1
2 Q
0
2 EN
2 CP
1 CP
1 EN
1 Q
0
1 Q
1
1 Q
2
1 Q
3
1 CR
V
SS
E N C P C R
双 4位集成二进制同步加法计数器 CC4520
① CR=1时，异步清零。
② CR=0,EN=1时，在 CP脉冲上升沿作用下进行加法计数。
③ CR=0,CP=0时，在 EN脉冲下降沿作用下进行加法计数。
④ CR=0,EN=0或 CR=0,CP=1时，计数器状态保持不变。
D
1
Q
1
Q
0
CT
U / D
Q
2
Q
3
G ND
R C
CO / BO
LD
74L S 191
Q
0
Q
1
Q
2
Q
3
(b) 逻辑功能示意图(a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74L S 191
1 2 3 4 5 6 7 8
V
CC
D
0
CP RC CO / BO LD D
2
D
3
D
0
D
1
D
2
D
3
CT
U / D
CP
4位集成二进制同步可逆计数器 74LS191
U/D是加减计数控制端； CT是使能端； LD是异步置数控制端；
D0～ D3是并行数据输入端； Q0～ Q3是计数器状态输出端；
CO/BO是进位借位信号输出端； RC是多个芯片级联时级间串行计数使能端,CT＝ 0,CO/BO＝ 1时,RC＝ CP，由 RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。
4位集成二进制同步可逆计数器 74LS193
BO
CO
L D
7 4 L S 1 9 3
Q
0
Q
1
Q
2
Q
3
( b ) 逻辑功能示意图( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 9 3
1 2 3 4 5 6 7 8
V
CC
D
0
C R C O B O L D D
2
D
3
D
1
Q
1
Q
0
CP
D
CP
U
Q
2
Q
3
G N D
D
0
D
1
D
2
D
3
CR
CP
U
C P
D
CR是异步清零端，高电平有效； LD是异步置数端，低电平有效；
CPU是加法计数脉冲输入端； CPD是减法计数脉冲输入端； D0～
D3是并行数据输入端； Q0～ Q3是计数器状态输出端； CO是进位脉冲输出端； BO是借位脉冲输出端；多个 74LS193级联时，只要把低位的 CO端,BO端分别与高位的 CPU,CPD连接起来，各个芯片的 CR端连接在一起,LD端连接在一起，就可以了。
二,二进制异步计数器
1,3位二进制异步加法计数器
000 → 001 → 010 → 011
/ 1 ↑ ↓ /0
111 ← 110 ← 101 ← 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ C
nnn
QQQ
012
状态图选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
输出方程：
nnn QQQC
012?
时钟方程：
CP 1 2 3 4 5 6 7 8 9
Q 0
Q 1
Q 2
C
时序图
FF0每输入一个时钟脉冲翻转一次，
FF1在 Q0由 1变 0时翻转，
FF2在 Q1由 1变 0时翻转。
CPCP?0
01 QCP?
12 QCP?
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以 3个触发器都应接成 T＇型。
1
1
1
22
11
00
KJ
KJ
KJ
C
Q
0
Q
1
Q
2
Q
0
Q
1
Q
2
1
FF
0
F F
1
FF
2
CP
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
&
驱动方程：
电路图
2,3位二进制异步减法计数器
000 ← 001 ← 010 ← 011
/ 1 ↓ ↑ /0
111 → 110 → 101 → 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ B
nnn
QQQ
012
状态图选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
输出方程：
nnn QQQB
012?
CP 1 2 3 4 5 6 7 8
Q 0
Q 1
Q 2
时钟方程：
时序图
FF0每输入一个时钟脉冲翻转一次，
FF1在 Q0由 0变 1时翻转，
FF2在 Q1由 0变 1时翻转。
CPCP?0
01 QCP?
12 QCP?
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以 3个触发器都应接成 T＇型。
1
1
1
22
11
00
KJ
KJ
KJ驱动方程：
电路图
CP
Q 0 Q 1 Q 2
Q 0 Q 1 Q 2
B
FF 0 F F 1 FF 2
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
&
T ＇ 触发器的触发沿连 接 规 律上 升 沿 下 降 沿加 法 计 数
1?
ii
QCP 1 ii QCP
减 法 计 数 1?
ii
QCP
1?
ii
QCP
二进制异步计数器级间连接规律
4位集成二进制异步加法计数器 74LS197 CP 1
CP
0
7 4 L S 1 9 7
Q
0
Q
1
Q
2
Q
3
( b ) 逻辑功能示意图( a ) 引脚排列图
14 13 1 2 1 1 1 0 9 8
7 4 L S 1 9 7
1 2 3 4 5 6 7
V
CC
CR
Q
3
D
3
D
1
Q
1
CP
0
C T / LD
Q
2
D
2
D
0
Q
0
CP
1
G N D
D
0
D
1
D
2
D
3
C T /
LD
C R
① CR=0时异步清零。 ② CR=1,CT/LD=0时异步置数。
③ CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲 CP加在
CP0端、把 Q0与 CP1连接起来，则构成 4位二进制即 16进制异步加法计数器。若将 CP加在 CP1端，则构成 3位二进制即 8进制计数器，
FF0不工作。如果只将 CP加在 CP0端,CP1接 0或 1，则形成 1位二进制即二进制计数器。
选用 4个 CP下降沿触发的 JK触发器，分别用 FF0、
FF1,FF2,FF3表示。
0 0 0 0 → 0001 → 0010 → 0011 → 0100
/ 1 ↑ ↓ /0
1 0 0 1 ← 1000 ← 0111 ← 0110 ← 0101
/ 0 / 0 / 0 / 0
/ 0 / 0 / 0 / 0
排列顺序：
/ C
nnnn
QQQQ 0123
7.1.2 十进制计数器 一、十进制同步计数器状态图输出方程：
时钟方程：
nn QQC 03?
CPCPCPCPCP 3210
C 的卡诺图
00 01 11 10
00 0 0 × 0
01 0 0 × 1
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
1、十进制同步加法计数器
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
nn
QQ
01
00 01 11 10
00 0 0 01 0 101 ×××× 1001
01 0010 0110 ×××× 0000
11 0100 1000 ×××× ××××
10 00 1 1 0 1 11 ×××× ××××
nn
QQ
23
次态卡诺图
nnnn QQQQ 00010 11
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 0 0 × 0
01 1 1 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
nnnnnn QQQQQQ 1010311
00 0 1 × 0
01 0 1 × 0
11 1 0 × ×
10 0 1 × ×
nn
QQ
23
nn
01
(c )
1
2
n
Q
的卡诺图
nnnnnn
nnnnnnnn
QQQQQQ
QQQQQQQQ
201201
0212012
1
2
00 01 11 10
00 0 0 × 1
01 0 0 × 0
1 × ×
10 0 0 × ×
nn
23
( d )
3
的卡诺图
nnnnnnn QQQQQQQ 30301213
状态方程
nnnn
nn
nnn
QKQQQJ
QQKJ
QKQQJ
KJ
030123
0122
01031
00
,
,
1
C
FF
0
F F
1
F F
2
FF
3
Q
1
Q
1
Q
0
Q
0
1
CP
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
&
&
Q
3
Q
3
1J
C1
1K
&&
电路图比较，得驱动方程：
将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
nnnnnnn
nnnnnnn
nnnnnn
nnn
QQQQQQQ
QQQQQQQ
QQQQQQ
QQQ
303012
1
3
201201
1
2
10103
1
1
00
1
0
11
nnn QKQJQ 1
2、十进制同步减法计数器选用 4个 CP下降沿触发的 JK触发器，分别用 FF0、
FF1,FF2,FF3表示。
/ 0 / 0 / 0 / 0
0 0 0 0 ← 0001 ← 0010 ← 0011 ← 0100
/ 1 ↓ ↑ /0
1 0 0 1 → 1000 → 0111 → 0110 → 0101
/ 0 / 0 / 0 / 0
排列顺序：
/ B
nnnn
QQQQ 0123
状态图输出方程：
时钟方程：
nnnn QQQQB 0123?
CPCPCPCPCP 3210
B 的卡诺图
00 01 11 10
00 1 0 × 0
01 0 0 × 0
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
nn
QQ
01
00 01 11 10
00 1 0 01 0 0 1 1 ×××× 0111
01 0000 0100 ×××× 1000
11 0010 0110 ×××× ××××
10 0001 0 1 01 ×××× ××××
nn
QQ
23
nnnn QQQQ 00010 11
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 0 1 × 1
01 0 0 × 0
11 1 1 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
nnnnnn
nnnnnnnnn
QQQQQQ
QQQQQQQQQ
101032
01013012
1
1
nnnnnn
nnnnnnnn
QQQQQQ
QQQQQQQQ
201203
0212023
1
2
nnnnnnn QQQQQQQ 30301213
状态方程
00 01 11 10
00 0 0 × 1
01 0 1 × 0
11 0 1 × ×
10 0 1 × ×
nn
QQ
23
nn
QQ
01
(c )
1
2
n
Q
的卡诺图
00 01 11 10
1 0 × 0
× 1
0 0 × ×
× ×
nn
23
( d )
1
3
n
Q
的卡诺图次态卡诺图
Q
0
Q
0
FF
0
F F
1
F F
2
FF
3
B
Q
1
Q
1
Q
2
Q
2
1
CP
1 J
C 1
1K
1 J
C 1
1 K
1J
C 1
1K
&
&
&
Q
3
Q
3
1 J
C 1
1K
&&
&
比较，得驱动方程：
将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
nnnn
nnnn
nnnn
QKQQQJ
QQKQQJ
QKQQQJ
KJ
030123
012032
010231
00
,
,
,
1
电路图
nnnnnnn
nnnnnnn
nnnnnnn
nnn
QQQQQQQ
QQQQQQQ
QQQQQQQ
QQQ
303012
1
3
201203
1
2
101023
1
1
00
1
0
11
nnn QKQJQ 1
3、十进制同步可逆计数器
4、集成十进制同步计数器集成十进制同步加法计数器 74160,74162的引脚排列图,逻辑功能示意图与 74161,74163相同,不同的是,74160和
74162是十进制同步加法计数器,而 74161和 74163是 4位二进制 （ 16进制 ） 同步加法计数器 。 此外,74160和 74162的区别是,74160采用的是异步清零方式,而 74162采用的是同步清零方式 。
74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与 74191相同 。
74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与 74193相同 。
把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用 U/D作为加减控制信号，即可获得十进制同步可逆计数器。
选用 4个 CP上升沿触发的 D触发器，分别用 FF0、
FF1,FF2,FF3表示。
0 0 0 0 → 0001 → 0010 → 0011 → 0100
/ 1 ↑ ↓ /0
1 0 0 1 ← 1000 ← 0111 ← 0110 ← 0101
/ 0 / 0 / 0 / 0
/ 0 / 0 / 0 / 0
排列顺序：
/ C
nnnn
QQQQ 0123
二、十进制异步计数器状态图输出方程：
nn QQC 03?
C 的卡诺图
00 01 11 10
00 0 0 × 0
01 0 0 × 1
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
1、十进制异步加法计数器
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
时序图时钟方程
CPCP?0
01 QCP?
12 QCP?
FF0每输入一个 CP翻转一次，只能选 CP。
选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。
FF1在 t2,t4,t6,t8时刻翻转，可选 Q0。
FF2在 t4,t8时刻翻转，可选 Q1。
FF3在 t8,t10时刻翻转，可选 Q0。
03 QCP?
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
状态方程
nn QQ 010
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 × × × ×
01 1 1 × 0
11 0 0 × ×
10 × × × ×
nnn QQQ 1311
00 01 11 10
00 × × × ×
01 × × × ×
11 1 0 × ×
× × × ×
nn
QQ
23
nn
QQ
01
(c )
1
2
n
Q
的卡诺图
nn QQ 212
× × × ×
×
11 0 1 × ×
10 × × × ×
nn
23
nn
(d )
1
3
n
Q
的卡诺图
nnn QQQ 1213
nn
n
nn
n
QQD
QD
QQD
QD
123
22
131
00
nnn
nn
nnn
nn
QQQ
QQ
QQQ
QQ
12
1
3
2
1
2
13
1
1
0
1
0
DQ n1
比较，得驱动方程：
Q
0
Q
0
Y
FF
0
F F
1
F F
2
FF
3
Q
2
Q
2
Q
1
Q
1
Q
3
Q
3
1D
C1
1D
C1
&
CP
& 1D
C1
&1D
C1
电路图将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
2、十进制异步减法计数器选用 4个 CP上升沿触发的 JK触发器，分别用 FF0、
FF1,FF2,FF3表示。
/ 0 / 0 / 0 / 0
0 0 0 0 ← 0001 ← 0010 ← 0011 ← 0100
/ 1 ↓ ↑ /0
1 0 0 1 → 1000 → 0111 → 0110 → 0101
/ 0 / 0 / 0 / 0
排列顺序：
/ B
nnnn
QQQQ 0123
状态图输出方程：
nnnn QQQQB 0123?
B 的卡诺图
00 01 11 10
00 1 0 × 0
01 0 0 × 0
11 0 0 × ×
10 0 0 × ×
nn
QQ
23
nn
QQ
01
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
时序图时钟方程
CPCP?0
01 QCP?
12 QCP?
FF0每输入一个 CP翻转一次，只能选 CP。
选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。
FF1在 t2,t4,t6,t8时刻翻转，可选 Q0。
FF2在 t4,t8时刻翻转，可选 Q1。
FF3在 t8,t10时刻翻转，可选 Q0。
03 QCP?
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
QQ
23
nn
QQ
01
状态方程
nn QQ 010
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 0 1 × 1
01 × × × ×
11 × × × ×
10 0 0 × ×
nnnnn QQQQQ 121311
00 01 11 10
00 × 0 × 1
01 × × × ×
11 × × × ×
× × × ×
nn
QQ
23
nn
QQ
01
(c )
1
2
n
Q
的卡诺图
nn QQ 212
0 × 0
× × × ×
11 × × × ×
10 0 0 × ×
nn
23
nn
(d )
1
3
n
Q
的卡诺图
nnnn QQQQ 12313
Q
0
Q
0 B
FF
0
F F
1
F F
2
FF
3
Q
2
Q
2
Q
1
Q
1
Q
3
Q
3
1J
C1
1K
1J
C1
1K
&
CP
&1J
C1
1K
1J
C1
1K
≥ 1
1
比较，得驱动方程：
电路图将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
1
1
1
1
3123
22
1231
00
KQQJ
KJ
KQQJ
KJ
nn
nn
，
，
nnnnn
nnn
nnnnn
nnn
QQQQQ
QQQ
QQQQQ
QQQ
3312
1
3
22
1
2
1123
1
1
00
1
0
1
11
1)(
11
nnn QKQJQ 1
CP
1
R
0A
R
0 B
N C V
C C
S
0 A
S
0B
14 13 12 11 10 9 8
74 L S 90
1 2 3 4 5 6 7
CP
0
N C Q
0
Q
3
G N D Q
1
Q
2
74 L S 90
S
0A
S
0 B
R
0A
R
0B
Q
0
Q
3
Q
1
Q
2
CP
0
CP
1
(a ) 引脚排列图 (b ) 逻辑功能示意图集成十进制异步计数器
74
LS
90
输 入 输 出
R
0A
R
0B
S
0A
S
0B
CP
0
CP
1
1
3
1
2
1
1
1
0
nnnn
QQQQ
1 1 0 × × ×
1 1 × 0 × ×
× × 1 1 × ×
× 0 × 0 ↓ 0
× 0 0 × 0 ↓
0 × × 0 ↓ Q
0
0 × 0 × Q
1
↓
0 0 0 0 ( 清零 )
0 0 0 0 ( 清零 )
1 0 0 1 ( 置 9)
二进制计数五进制计数
8421 码十进制计数
5421 码十进制计数
7.1.3 N进制计数器
1、用同步清零端或置数端归零构成 N进置计数器
2、用异步清零端或置数端归零构成 N进置计数器
（ 1） 写出状态 SN-1的二进制代码 。
（ 2） 求归零逻辑,即求同步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
（ 1） 写出状态 SN的二进制代码 。
（ 2） 求归零逻辑,即求异步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的 N进制计数器的方法。
在前面介绍的集成计数器中,清零,置数均采用同步方式的有
74LS163；均采用异步方式的有 74LS193,74LS197,74LS192；
清零采用异步方式,置数采用同步方式的有 74LS161,
74LS160；有的只具有异步清零功能,如 CC4520,74LS190、
74LS191； 74LS90则具有异步清零和异步置 9功能 。
用 74LS163(4位二进制,同步清零,置数 ） 来构成一个十二进制计数器 。
（ 1） 写出状态 SN-1的二进制代码 。
（ 3） 画连线图 。
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( a ) 用同步清零端 CR 归零
7 4 L S 1 6 3
nnnNN QQQPPPPLDCR 013111111,
SN-1＝ S12-1＝ S11＝ 1011
（ 2）求归零逻辑。
例
D0～ D3可随意处理 D0～ D3必须都接 0
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( b ) 用同步置数端 LD 归零
7 4 L S 1 6 3
用 74LS197（ 4位二进制,异步清零,置数 ） 来构成一个十二进制计数器 。
（ 1） 写出状态 SN的二进制代码 。
（ 3） 画连线图 。
nnNN QQPPPPLDCTCR 23112,/
SN＝ S12＝ 1100
（ 2）求归零逻辑。
例
D0～ D3可随意处理 D0～ D3必须都接 0
C T / L D
C R
CP
1
CP
0
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
&
1
( a ) 用异步清零端 CR 归零
CP
74 L S 19 7
CP
CP
1
CP
0
C T / L D
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
&
1
( b) 用异步置数端 C T / L D 归零
74 L S 19 7
用 74LS161（ 4位二进制异步清零同步置数 ） 来构成一个十二进制计数器 。
nn QQCR 23?
SN＝ S12＝ 1100
例
D0～ D3可随意处理 D0～ D3必须都接 0
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( a ) 用异步清零端 CR 归零
7 4 L S 1 6 1
用异步清零端 CR 归零用同步置数端 LD 归零
SN-1＝ S11＝ 1011
nnn QQQLD 013?
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
(b ) 用同步置数端 LD 归零
74 L S 16 1
3、提高归零可靠性的方法
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
& &
QQ
74 L S 16 1
利用一个基本 RS 触发器将 CR 或 0?LD 暂存一下，从而保证归零信号有足够的作用时间，使计数器能够可靠归零。
CT
/ LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CP
1
CP
&
1
& &
Q
Q
CP
0
7 4 L S 1 9 7
使用 CP 下降沿触发的集成计数器时，电路中需增加一个反相器。
4、计数器容量的扩展异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量 。
100进制计数器
CP
1
Q
0
Q
1
Q
2
Q
3
S
9A
S
9 B
R
0A
R
0B
CP
1
CP
CP
0
74L S 90( 个位 )
N
1
= 10
Q
0
Q
1
Q
2
Q
3
S
9A
S
9 B
R
0A
R
0B
CP
0
74L S 90( 十位 )
N
2
= 10
CP
1
Q
0
Q
1
Q
2
Q
3
CP
1
CP
CP
0
74L S 90( 个位 )
Q
0
Q
1
Q
2
Q
3
CP
0
74L S 90( 十位 )
S
9A
S
9 B
R
0A
R
0B
S
9A
S
9 B
R
0A
R
0B
&
CP
1
Q
0
Q
1
Q
2
Q
3
CP
1
CP
CP
0
7 4 L S 9 0 ( 个位 )
N
1
= 1 0
Q
0
Q
1
Q
2
Q
3
CP
0
7 4 L S 9 0 ( 十位 )
N
2
=6
S
9 A
S
9 B
R
0 A
R
0B
S
9 A
S
9 B
R
0 A
R
0B
SN0=10 60进制计数器 SN1=6
64进制计数器 SN=64
同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数 。 同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢 。 另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的 CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端 。
D
4
D
5
D
6
D
7
CT
T
CT
P
CP
CT
T
CT
P
CP
CO
LD
C R
7 4 L S 1 6 1 ( 0 )
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
1
1
1
CO
LD
C R
Q
4
Q
5
Q
6
Q
7
1
1
CO
LD
C R
Q
8
Q
9
Q
10
Q
11
D
8
D
9
D
1 0
D
1 1
1
1
7 4 L S 1 6 1 ( 1 )
7 4 L S 1 6 1 ( 2 )
12位二进制计数器（慢速计数方式）
D
4
D
5
D
6
D
7
CT
T
CT
P
CP
CT
T
CT
P
CP
CO
LD
C R
7 4 L S 1 6 1 ( 0 )
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
1
1
1
CO
LD
C R
Q
4
Q
5
Q
6
Q
7
1
1
CO
LD
C R
Q
8
Q
9
Q
10
Q
11
D
8
D
9
D
1 0
D
11
1
1
7 4 L S 1 6 1 ( 1 )
7 4 L S 1 6 1 (2
1
12位二进制计数器（快速计数方式）
在此种接线方式中，只要片 1的各位输出都为 1，一旦片 0的各位输出都为 1，片 2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片 1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。
本节小结：
计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。
计数器 可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成 N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得 N
进制计数器。
教学要求
掌握单向、双向和循环移位寄存器逻辑功能和工作原理。
了解常用中规模寄存器结构及应用。
重点、难点：
寄存器逻辑功能和工作原理。
常用中规模寄存器应用。
作业,P272 7.2.1 7.2.2
7.2 寄存器
7.2.1 基本寄存器退出
7.2.2 移位寄存器
7.2.3 寄存器的应用在数字电路中，用来存放二进制数据的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的 。 一个触发器可以存储 1位二进制代码,存放 n位二进制代码的寄存器,
需用 n个触发器来构成 。
按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类 。 基本寄存器只能并行送入数据,需要时也只能并行输出 。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,
串行输出,还可以并行输入,串行输出,串行输入,并行输出,
十分灵活,用途也很广 。
7.2.1 基本寄存器
1、单拍工作方式基本寄存器
D
1
1D C1
Q
0
Q
0
D
0
FF
0
1D C1
Q
1
Q
1
FF
1
1D C1
Q
2
Q
2
D
2
FF
2
1D C1
Q
3
Q
3
D
3
FF
3
CP
无论寄存器中原来的内容是什么，只要送数控制时钟脉冲
CP上升沿到来，加在并行数据输入端的数据 D0～ D3，就立即被送入进寄存器中，即有：
012310111213 DDDDQQQQ nnnn
2、双拍工作方式基本寄存器
CP
D
1
1D C1
Q
0
Q
0
D
0
FF
0
1D C1
Q
1
Q
1
FF
1
1D C1
Q
2
Q
2
D
2
FF
2
1D C1
Q
3
Q
3
D
3
FF
3
CR
R
D
R
D R D
R
D
0 0 0 00123?nnnn QQQQ
（ 1） 清零 。 CR=0,异步清零 。 即有：
012310111213 DDDDQQQQ nnnn
（ 2） 送数 。 CR=1时,CP上升沿送数 。 即有：
（ 3） 保持 。 在 CR=1,CP上升沿以外时间,寄存器内容将保持不变 。
7.2.2 移位寄存器
1、单向移位寄存器
Q
0
Q
1
Q
2
Q
3
D
i
D
0
D
1
D
2
D
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
CP
移位时钟脉冲右移输出右移输入
Q
0
Q
1
Q
2
Q
3
并行输出
4位右移移位寄存器
CPCPCPCPCP 3210
nnni QDQDQDDD 2312010,、、
nnnnnnin QQQQQQDQ 21311201110,、、
时钟方程：
驱动方程：
状态方程：
Q
0
Q
1
Q
2
Q
3
D
i
D
0
D
1
D
2
D
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
CP
移位时钟脉冲右移输出右移输入
Q
0
Q
1
Q
2
Q
3
输入 现态 次态
D
i
CP
nnnn
QQQQ
3210
1
3
1
2
1
1
1
0
nnnn
QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入
4 个 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
Q
0
Q
1
Q
2
Q
3
CP
移位时钟脉冲左移输出左移输入
D
i
Q
0
Q
1
Q
2
Q
3
并行输出4位左移移位寄存器
CPCPCPCPCP 3210
innn DDQDQDQD 3322110,、、
innnnnnn DQQQQQQQ 13312211110,、、
时钟方程：
驱动方程：
状态方程：
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
Q
0
Q
1
Q
2
Q
3
CP
移位时钟脉冲左移输出左移输入
D
i
Q
0
Q
1
Q
2
Q
3
输入 现态 次态
D i CP
nnnn QQQQ
3210
1
3
1
2
1
1
1
0
nnnn QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
0 0 0 1
0 0 1 1
0 1 1 1
0 0 0 1
0 0 1 1
0 1 1 1
1 1 1 1
连续输入
4 个 1
单向移位寄存器具有以下主要特点：
（ 1） 单向移位寄存器中的数码,在 CP脉冲操作下,可以依次右移或左移 。
（ 2） n位单向移位寄存器可以寄存 n位二进制代码 。 n个 CP
脉冲即可完成串行输入工作,此后可从 Q0～ Qn-1端获得并行的 n位二进制数码,再用 n个 CP脉冲又可实现串行输出操作 。
（ 3） 若串行输入端状态为 0,则 n个 CP脉冲后,寄存器便被清零 。
2、双向移位寄存器
D
0
D
1
D
2
D
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
CP
D
SL&
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
1
D
SR
M
Q
0
Q
1
Q
2
Q
3
SL
nn
nnn
nnn
n
SR
n
MDQMQ
MQQMQ
MQQMQ
MQDMQ
2
1
3
31
1
2
20
1
1
1
1
0
nn
nn
nn
SR
n
QQ
QQ
QQ
DQ
2
1
3
1
1
2
0
1
1
1
0
SL
n
nn
nn
nn
DQ
QQ
QQ
QQ
1
3
3
1
2
2
1
1
1
1
0
M=0时右移 M=1时左移
( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 19 4
1 2 3 4 5 6 7 8
V
CC
Q
0
Q
1
Q
2
Q
3
C P M
1
M
0
CR D
SR
D
0
D
1
D
2
D
3
D
SL
G N D
M
1
M
0
D
SL
74 L S 19 4
Q
0
Q
1
Q
2
Q
3
( b) 逻辑功能示意图
D
0
D
1
D
2
D
3
CR
CP
D
SR
3、集成双向移位寄存器
74LS194
CPMMCR
01
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零保 持右 移左 移并行输入
7.2.3 寄存器的应用
1、环形计数器
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP Q
0
Q
1
Q
2
Q
3
结构特点 n
nQD 10
即将 FFn-1的输出 Qn-1接到 FF0的输入端 D0。
工作原理根据起始状态设置的不同，在输入计数脉冲 CP的作用下，
环形计数器的有效状态可以循环移位一个 1，也可以循环移位一个 0。即当连续输入 CP脉冲时，环形计数器中各个触发器的 Q端或 端，将轮流地出现矩形脉冲。Q
FF 0 FF 1 FF 2 FF 3
Q 0 Q 1 Q 2 Q 3 D 0 D 1 D 2 D 3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
CP Q
0 Q 1 Q 2 Q 3
&
111 1 000 0 → 1000 → 0100 ← 1001
↓ ↑ ↓
1110 → 011 1 → 0011 → 0001 ← 0010 ← 0101 ← 101 1
↑
1 100 → 01 10 ← 1101
排列顺序,
nnnn
QQQQ
3210
能自启动的 4位环形计数器状态图由 74LS194
构成的能自启动的 4位环形计数器时序图启动信号
CR
D
SR
M
1
M
0
D
SL
74L S 194
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
0 1 1 1
&
&
1
1
CP G
2
G
1
(a ) 逻辑电路图
(b) 时序图
CP
Q
0
Q
1
Q
2
Q
3
2、扭环形计数器 Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP Q
0
Q
1
Q
2
Q
3
结构特点 n
nQD 10
状态图即将 FFn-1的输出 Qn-1接到 FF0的输入端 D0。
0100 → 1010 → 1101 → 0110
↑ 无效循环 ↓
1001 ← 0010 ← 0101 ← 1011
0000 → 1000 → 1100 → 1110
↑ 有效循环 ↓
0001 ← 0011 ← 0111 ← 1 1 1 1
排列顺序,
nnnn
QQQQ
3210
能自启动的 4位扭环形计数器
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP
Q
0
Q
1
Q
2
Q
3
0000 → 1000 → 1100 → 1110 ← 1101 ← 1010 ← 0100 ← 1001 ← 0010
↑ 有效循环 ↓ ↑
0001 ← 0011 ← 0111 ← 1111 0101 ← 1011 ← 0110
(a ) 逻辑图
(b) 状态图
&
&
排列顺序,
nnnn
QQQQ
3210
本节小结：
寄存器是用来存放二进制数据或代码的电路,
是一种基本时序电路 。 任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用 。
寄存器分为基本寄存器和移位寄存器两大类 。
基本寄存器的数据只能并行输入,并行输出 。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,
并行输出 。
寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路 。
7.3 顺序脉冲发生器
7.3.1 计数型顺序脉冲发生器退出
7.3.2 移位型顺序脉冲发生器
7.3.1 计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。
计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器 （ 包括移位寄存器型计数器 ） 和译码器组成 。
作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为 1,或者轮流为 0。
前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器 。
CP
Q
0
FF
0
Q
0
Q
1
FF
1
Q
1
1J 1K
C1
1J 1K
C1
& & &&
Y
0
Y
1
Y
2
Y
3
1
CP
Q
0
Q
1
Y
0
Y
1
Y
2
Y
3
时序图译码器
nnnnn
nn
QQQQQ
QQ
1010
1
1
0
1
0
nn
nn
nn
nn
QQY
QQY
QQY
QQY
013
012
011
010
电路图计数器
D
0
D
1
D
2
D
3
ST
A
Y
0
ST
B
Y
1
ST
C
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
LD
CR
CT
T
CT
P
Q
0
Q
1
Q
2
Q
3
CO
74L S 163
74L S 138
计数器 译码器
1
CP
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
用集成计数器 74LS163和集成 3线 -8线译码器 74LS138构成的 8输出顺序脉冲发生器。
7.3.2 移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。 Q 0 FF 0 Q 0 Q 1 FF 1 Q 1 Q 2 FF 2 Q 2 Q 3 FF 3 Q 3
CP
1 D
C1
1 D
C1
1 D
C1
1 D
C1
&
&
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
& & && & & &&
CP
Q
0
Q
1
Q
2
Q
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
时序图在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序 。
通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作 。
顺序脉冲发生器分计数型和移位型两类 。 计数型顺序脉冲发生器状态利用率高,但由于每次 CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除 。 移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低 。
本节小结：
7.1.1 二进制计数器退出
7.1.2 十进制计数器
7.1.3 N进制计数器教学要求
掌握同步和异步二进制 和 N进制计数器工作原理和电路组成。
理解常用中规模计数器结构及应用。
重点、难点：
二进制和 N进制计数器工作原理。
常用中规模计数器应用。
作业,P270 7.1.6 7.1.10 7.1.16 7.1.18
在数字电路中，能够记忆输入脉冲个数的电路称为计数器。
计数器二进制计数器十进制计数器
N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器
N进制计数器
·
·
·
·
·
·
7.1.1 二进制计数器一,二进制同步计数器
1,3位二进制同步加法计数器
000 → 001 → 010 → 011
/ 1 ↑ ↓ /0
111 ← 110 ← 101 ← 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ C
nnn QQQ
012
选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
状态图
nnn QQQC 012?
输出方程：
CPCPCPCP 210时钟方程：
CP 1 2 3 4 5 6 7 8 9 10
Q 0
Q 1
Q 2
C
时序图
FF0每输入一个时钟脉冲翻转一次
FF1在 Q0=1时，在下一个 CP
触发沿到来时翻转。
FF2在 Q0=Q1=1时，在下一个
CP触发沿到来时翻转。
100 KJ
nQKJ 011
nn QQKJ 0122
Q
0
Q
0
C
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C 1
1K
1 J
C 1
1 K
1J
C 1
1K
&
&
1
&
电路图由于没有无效状态，电路能自启动。
nnn
n
n
nnn
nn
n
QQQQKJ
QQKJ
QKJ
KJ
013211
0122
011
00
1
推广到
n位二进制同步加法计数器驱动方程输出方程 nnn
nnn QQQQC 0121
2,3位二进制同步减法计数器选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
状态图输出方程：
000 ← 001 ← 010 ← 011
/1 ↓ ↑ /0
111 → 110 → 101 → 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ B
nnn
QQQ
012
CPCPCPCP 210时钟方程：
nnn QQQB 012?
CP 1 2 3 4 5 6 7 8
Q 0
Q 1
Q 2
B
时序图
FF0每输入一个时钟脉冲翻转一次
FF1在 Q0=0时，在下一个 CP
触发沿到来时翻转。
FF2在 Q0=Q1=0时，在下一个
CP触发沿到来时翻转。
100 KJ
nQKJ 011
nn QQKJ 0122
Q
0
Q
0
B
1
FF
0
F F
1
F F
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
&
&
电路图由于没有无效状态，电路能自启动。
nnn
n
n
nnn
nn
n
QQQQKJ
QQKJ
QKJ
KJ
013211
0122
011
00
1
推广到
n位二进制同步减法计数器驱动方程输出方程 nnn
nnn QQQQB 0121
3,3位二进制同步可逆计数器设用 U/D表示加减控制信号，且 U/D＝ 0时作加计数,U/D ＝ 1
时作减计数，则把二进制同步加法计数器的驱动方程和 U/D相与，把减法计数器的驱动方程和 U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。
nnnn
nn
QQDUQQDUKJ
QDUQDUKJ
KJ
010122
0011
00
//
//
1
输出方程
nnnnnn QQQDUQQQDUBC 210210 ///
Q
0
Q
0
C / B
1
FF
0
F F
1
FF
2
CP
Q
1
Q
1
Q
2
Q
2
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
≥ 1& ≥ 1&≥ 1&
1
U / D
电路图
4,4位集成二进制计数器 P249表 7.1.3
74 L S 16 1
Q
0
Q
1
Q
2
Q
3
( b) 逻辑功能示意图( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 16 1
1 2 3 4 5 6 7 8
V
CC
CO
Q
0
Q
1
Q
2
Q
3
CT
T
LD
C R C P D
0
D
1
D
2
D
3
CT
P
G N D
CR
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
CO
LD
4位集成二进制同步加法计数器 74LS161/163
① CR=0时异步清零。 ② CR=1,LD=0时同步置数。
③ CR=LD=1且 CPT=CPP=1时，按照 4位自然二进制码进行同步二进制计数。
④ CR=LD=1且 CPT·CPP=0时，计数器状态保持不变。
74LS163的引脚排列和 74LS161相同，不同之处是 74LS163采用同步清零方式。
C C 45 20
Q
0
Q
1
Q
2
Q
3
(b ) 逻辑功能示意图(a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
C C 45 20
1 2 3 4 5 6 7 8
V
DD
2 CR
2 Q
3
2 Q
2
2 Q
1
2 Q
0
2 EN
2 CP
1 CP
1 EN
1 Q
0
1 Q
1
1 Q
2
1 Q
3
1 CR
V
SS
E N C P C R
双 4位集成二进制同步加法计数器 CC4520
① CR=1时，异步清零。
② CR=0,EN=1时，在 CP脉冲上升沿作用下进行加法计数。
③ CR=0,CP=0时，在 EN脉冲下降沿作用下进行加法计数。
④ CR=0,EN=0或 CR=0,CP=1时，计数器状态保持不变。
D
1
Q
1
Q
0
CT
U / D
Q
2
Q
3
G ND
R C
CO / BO
LD
74L S 191
Q
0
Q
1
Q
2
Q
3
(b) 逻辑功能示意图(a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74L S 191
1 2 3 4 5 6 7 8
V
CC
D
0
CP RC CO / BO LD D
2
D
3
D
0
D
1
D
2
D
3
CT
U / D
CP
4位集成二进制同步可逆计数器 74LS191
U/D是加减计数控制端； CT是使能端； LD是异步置数控制端；
D0～ D3是并行数据输入端； Q0～ Q3是计数器状态输出端；
CO/BO是进位借位信号输出端； RC是多个芯片级联时级间串行计数使能端,CT＝ 0,CO/BO＝ 1时,RC＝ CP，由 RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。
4位集成二进制同步可逆计数器 74LS193
BO
CO
L D
7 4 L S 1 9 3
Q
0
Q
1
Q
2
Q
3
( b ) 逻辑功能示意图( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 9 3
1 2 3 4 5 6 7 8
V
CC
D
0
C R C O B O L D D
2
D
3
D
1
Q
1
Q
0
CP
D
CP
U
Q
2
Q
3
G N D
D
0
D
1
D
2
D
3
CR
CP
U
C P
D
CR是异步清零端，高电平有效； LD是异步置数端，低电平有效；
CPU是加法计数脉冲输入端； CPD是减法计数脉冲输入端； D0～
D3是并行数据输入端； Q0～ Q3是计数器状态输出端； CO是进位脉冲输出端； BO是借位脉冲输出端；多个 74LS193级联时，只要把低位的 CO端,BO端分别与高位的 CPU,CPD连接起来，各个芯片的 CR端连接在一起,LD端连接在一起，就可以了。
二,二进制异步计数器
1,3位二进制异步加法计数器
000 → 001 → 010 → 011
/ 1 ↑ ↓ /0
111 ← 110 ← 101 ← 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ C
nnn
QQQ
012
状态图选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
输出方程：
nnn QQQC
012?
时钟方程：
CP 1 2 3 4 5 6 7 8 9
Q 0
Q 1
Q 2
C
时序图
FF0每输入一个时钟脉冲翻转一次，
FF1在 Q0由 1变 0时翻转，
FF2在 Q1由 1变 0时翻转。
CPCP?0
01 QCP?
12 QCP?
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以 3个触发器都应接成 T＇型。
1
1
1
22
11
00
KJ
KJ
KJ
C
Q
0
Q
1
Q
2
Q
0
Q
1
Q
2
1
FF
0
F F
1
FF
2
CP
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
&
驱动方程：
电路图
2,3位二进制异步减法计数器
000 ← 001 ← 010 ← 011
/ 1 ↓ ↑ /0
111 → 110 → 101 → 100
/ 0 / 0 / 0
/ 0 / 0 / 0
排列顺序：
/ B
nnn
QQQ
012
状态图选用 3个 CP下降沿触发的 JK触发器，
分别用 FF0,FF1,FF2表示。
输出方程：
nnn QQQB
012?
CP 1 2 3 4 5 6 7 8
Q 0
Q 1
Q 2
时钟方程：
时序图
FF0每输入一个时钟脉冲翻转一次，
FF1在 Q0由 0变 1时翻转，
FF2在 Q1由 0变 1时翻转。
CPCP?0
01 QCP?
12 QCP?
3个 JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以 3个触发器都应接成 T＇型。
1
1
1
22
11
00
KJ
KJ
KJ驱动方程：
电路图
CP
Q 0 Q 1 Q 2
Q 0 Q 1 Q 2
B
FF 0 F F 1 FF 2
1J
C 1
1K
1J
C 1
1K
1J
C 1
1K
&
T ＇ 触发器的触发沿连 接 规 律上 升 沿 下 降 沿加 法 计 数
1?
ii
QCP 1 ii QCP
减 法 计 数 1?
ii
QCP
1?
ii
QCP
二进制异步计数器级间连接规律
4位集成二进制异步加法计数器 74LS197 CP 1
CP
0
7 4 L S 1 9 7
Q
0
Q
1
Q
2
Q
3
( b ) 逻辑功能示意图( a ) 引脚排列图
14 13 1 2 1 1 1 0 9 8
7 4 L S 1 9 7
1 2 3 4 5 6 7
V
CC
CR
Q
3
D
3
D
1
Q
1
CP
0
C T / LD
Q
2
D
2
D
0
Q
0
CP
1
G N D
D
0
D
1
D
2
D
3
C T /
LD
C R
① CR=0时异步清零。 ② CR=1,CT/LD=0时异步置数。
③ CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲 CP加在
CP0端、把 Q0与 CP1连接起来，则构成 4位二进制即 16进制异步加法计数器。若将 CP加在 CP1端，则构成 3位二进制即 8进制计数器，
FF0不工作。如果只将 CP加在 CP0端,CP1接 0或 1，则形成 1位二进制即二进制计数器。
选用 4个 CP下降沿触发的 JK触发器，分别用 FF0、
FF1,FF2,FF3表示。
0 0 0 0 → 0001 → 0010 → 0011 → 0100
/ 1 ↑ ↓ /0
1 0 0 1 ← 1000 ← 0111 ← 0110 ← 0101
/ 0 / 0 / 0 / 0
/ 0 / 0 / 0 / 0
排列顺序：
/ C
nnnn
QQQQ 0123
7.1.2 十进制计数器 一、十进制同步计数器状态图输出方程：
时钟方程：
nn QQC 03?
CPCPCPCPCP 3210
C 的卡诺图
00 01 11 10
00 0 0 × 0
01 0 0 × 1
11 0 0 × ×
10 0 0 × ×
nn
23
nn
01
1、十进制同步加法计数器
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
23
nn
01
nn
01
00 01 11 10
00 0 0 01 0 101 ×××× 1001
01 0010 0110 ×××× 0000
11 0100 1000 ×××× ××××
10 00 1 1 0 1 11 ×××× ××××
nn
23
次态卡诺图
nnnn QQQQ 00010 11
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 0 0 × 0
01 1 1 × 0
11 0 0 × ×
10 1 1 × ×
nn
23
nn
01
nnnnnn QQQQQQ 1010311
00 0 1 × 0
01 0 1 × 0
11 1 0 × ×
10 0 1 × ×
nn
23
nn
01
(c )
1
2
n
Q
的卡诺图
nnnnnn
nnnnnnnn
QQQQQQ
QQQQQQQQ
201201
0212012
1
2
00 01 11 10
00 0 0 × 1
01 0 0 × 0
1 × ×
10 0 0 × ×
nn
23
( d )
3
的卡诺图
nnnnnnn QQQQQQQ 30301213
状态方程
nnnn
nn
nnn
QKQQQJ
QQKJ
QKQQJ
KJ
030123
0122
01031
00
,
,
1
C
FF
0
F F
1
F F
2
FF
3
Q
1
Q
1
Q
0
Q
0
1
CP
Q
2
Q
2
1J
C1
1K
1J
C1
1K
1J
C1
1K
&
&
&
Q
3
Q
3
1J
C1
1K
&&
电路图比较，得驱动方程：
将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
nnnnnnn
nnnnnnn
nnnnnn
nnn
QQQQQQQ
QQQQQQQ
QQQQQQ
QQQ
303012
1
3
201201
1
2
10103
1
1
00
1
0
11
nnn QKQJQ 1
2、十进制同步减法计数器选用 4个 CP下降沿触发的 JK触发器，分别用 FF0、
FF1,FF2,FF3表示。
/ 0 / 0 / 0 / 0
0 0 0 0 ← 0001 ← 0010 ← 0011 ← 0100
/ 1 ↓ ↑ /0
1 0 0 1 → 1000 → 0111 → 0110 → 0101
/ 0 / 0 / 0 / 0
排列顺序：
/ B
nnnn
QQQQ 0123
状态图输出方程：
时钟方程：
nnnn QQQQB 0123?
CPCPCPCPCP 3210
B 的卡诺图
00 01 11 10
00 1 0 × 0
01 0 0 × 0
11 0 0 × ×
10 0 0 × ×
nn
23
nn
01
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
23
nn
01
nn
01
00 01 11 10
00 1 0 01 0 0 1 1 ×××× 0111
01 0000 0100 ×××× 1000
11 0010 0110 ×××× ××××
10 0001 0 1 01 ×××× ××××
nn
23
nnnn QQQQ 00010 11
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 0 1 × 1
01 0 0 × 0
11 1 1 × ×
10 0 0 × ×
nn
23
nn
01
nnnnnn
nnnnnnnnn
QQQQQQ
QQQQQQQQQ
101032
01013012
1
1
nnnnnn
nnnnnnnn
QQQQQQ
QQQQQQQQ
201203
0212023
1
2
nnnnnnn QQQQQQQ 30301213
状态方程
00 01 11 10
00 0 0 × 1
01 0 1 × 0
11 0 1 × ×
10 0 1 × ×
nn
23
nn
01
(c )
1
2
n
Q
的卡诺图
00 01 11 10
1 0 × 0
× 1
0 0 × ×
× ×
nn
23
( d )
1
3
n
Q
的卡诺图次态卡诺图
Q
0
Q
0
FF
0
F F
1
F F
2
FF
3
B
Q
1
Q
1
Q
2
Q
2
1
CP
1 J
C 1
1K
1 J
C 1
1 K
1J
C 1
1K
&
&
&
Q
3
Q
3
1 J
C 1
1K
&&
&
比较，得驱动方程：
将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
nnnn
nnnn
nnnn
QKQQQJ
QQKQQJ
QKQQQJ
KJ
030123
012032
010231
00
,
,
,
1
电路图
nnnnnnn
nnnnnnn
nnnnnnn
nnn
QQQQQQQ
QQQQQQQ
QQQQQQQ
QQQ
303012
1
3
201203
1
2
101023
1
1
00
1
0
11
nnn QKQJQ 1
3、十进制同步可逆计数器
4、集成十进制同步计数器集成十进制同步加法计数器 74160,74162的引脚排列图,逻辑功能示意图与 74161,74163相同,不同的是,74160和
74162是十进制同步加法计数器,而 74161和 74163是 4位二进制 （ 16进制 ） 同步加法计数器 。 此外,74160和 74162的区别是,74160采用的是异步清零方式,而 74162采用的是同步清零方式 。
74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与 74191相同 。
74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与 74193相同 。
把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用 U/D作为加减控制信号，即可获得十进制同步可逆计数器。
选用 4个 CP上升沿触发的 D触发器，分别用 FF0、
FF1,FF2,FF3表示。
0 0 0 0 → 0001 → 0010 → 0011 → 0100
/ 1 ↑ ↓ /0
1 0 0 1 ← 1000 ← 0111 ← 0110 ← 0101
/ 0 / 0 / 0 / 0
/ 0 / 0 / 0 / 0
排列顺序：
/ C
nnnn
QQQQ 0123
二、十进制异步计数器状态图输出方程：
nn QQC 03?
C 的卡诺图
00 01 11 10
00 0 0 × 0
01 0 0 × 1
11 0 0 × ×
10 0 0 × ×
nn
23
nn
01
1、十进制异步加法计数器
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
时序图时钟方程
CPCP?0
01 QCP?
12 QCP?
FF0每输入一个 CP翻转一次，只能选 CP。
选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。
FF1在 t2,t4,t6,t8时刻翻转，可选 Q0。
FF2在 t4,t8时刻翻转，可选 Q1。
FF3在 t8,t10时刻翻转，可选 Q0。
03 QCP?
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
23
nn
01
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
状态方程
nn QQ 010
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 × × × ×
01 1 1 × 0
11 0 0 × ×
10 × × × ×
nnn QQQ 1311
00 01 11 10
00 × × × ×
01 × × × ×
11 1 0 × ×
× × × ×
nn
23
nn
01
(c )
1
2
n
Q
的卡诺图
nn QQ 212
× × × ×
×
11 0 1 × ×
10 × × × ×
nn
23
nn
(d )
1
3
n
Q
的卡诺图
nnn QQQ 1213
nn
n
nn
n
QQD
QD
QQD
QD
123
22
131
00
nnn
nn
nnn
nn
QQQ
QQQ
12
1
3
2
1
2
13
1
1
0
1
0
DQ n1
比较，得驱动方程：
Q
0
Q
0
Y
FF
0
F F
1
F F
2
FF
3
Q
2
Q
2
Q
1
Q
1
Q
3
Q
3
1D
C1
1D
C1
&
CP
& 1D
C1
&1D
C1
电路图将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
2、十进制异步减法计数器选用 4个 CP上升沿触发的 JK触发器，分别用 FF0、
FF1,FF2,FF3表示。
/ 0 / 0 / 0 / 0
0 0 0 0 ← 0001 ← 0010 ← 0011 ← 0100
/ 1 ↓ ↑ /0
1 0 0 1 → 1000 → 0111 → 0110 → 0101
/ 0 / 0 / 0 / 0
排列顺序：
/ B
nnnn
QQQQ 0123
状态图输出方程：
nnnn QQQQB 0123?
B 的卡诺图
00 01 11 10
00 1 0 × 0
01 0 0 × 0
11 0 0 × ×
10 0 0 × ×
nn
23
nn
01
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
时序图时钟方程
CPCP?0
01 QCP?
12 QCP?
FF0每输入一个 CP翻转一次，只能选 CP。
选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。
FF1在 t2,t4,t6,t8时刻翻转，可选 Q0。
FF2在 t4,t8时刻翻转，可选 Q1。
FF3在 t8,t10时刻翻转，可选 Q0。
03 QCP?
CP
Q
0
Q
1
Q
2
Q
3
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
(a )
1
0
n
Q
的卡诺图
00 01 11 10
00 1 1 × 1
01 0 0 × 0
11 0 0 × ×
10 1 1 × ×
nn
23
nn
01
状态方程
nn QQ 010
(b )
1
1
n
Q
的卡诺图
00 01 11 10
00 0 1 × 1
01 × × × ×
11 × × × ×
10 0 0 × ×
nnnnn QQQQQ 121311
00 01 11 10
00 × 0 × 1
01 × × × ×
11 × × × ×
× × × ×
nn
23
nn
01
(c )
1
2
n
Q
的卡诺图
nn QQ 212
0 × 0
× × × ×
11 × × × ×
10 0 0 × ×
nn
23
nn
(d )
1
3
n
Q
的卡诺图
nnnn QQQQ 12313
Q
0
Q
0 B
FF
0
F F
1
F F
2
FF
3
Q
2
Q
2
Q
1
Q
1
Q
3
Q
3
1J
C1
1K
1J
C1
1K
&
CP
&1J
C1
1K
1J
C1
1K
≥ 1
1
比较，得驱动方程：
电路图将无效状态 1010～ 1111分别代入状态方程进行计算,可以验证在 CP脉冲作用下都能回到有效状态,电路能够自启动 。
1
1
1
1
3123
22
1231
00
KQQJ
KJ
KQQJ
KJ
nn
nn
，
，
nnnnn
nnn
nnnnn
nnn
QQQQQ
QQQ
QQQQQ
QQQ
3312
1
3
22
1
2
1123
1
1
00
1
0
1
11
1)(
11
nnn QKQJQ 1
CP
1
R
0A
R
0 B
N C V
C C
S
0 A
S
0B
14 13 12 11 10 9 8
74 L S 90
1 2 3 4 5 6 7
CP
0
N C Q
0
Q
3
G N D Q
1
Q
2
74 L S 90
S
0A
S
0 B
R
0A
R
0B
Q
0
Q
3
Q
1
Q
2
CP
0
CP
1
(a ) 引脚排列图 (b ) 逻辑功能示意图集成十进制异步计数器
74
LS
90
输 入 输 出
R
0A
R
0B
S
0A
S
0B
CP
0
CP
1
1
3
1
2
1
1
1
0
nnnn
QQQQ
1 1 0 × × ×
1 1 × 0 × ×
× × 1 1 × ×
× 0 × 0 ↓ 0
× 0 0 × 0 ↓
0 × × 0 ↓ Q
0
0 × 0 × Q
1
↓
0 0 0 0 ( 清零 )
0 0 0 0 ( 清零 )
1 0 0 1 ( 置 9)
二进制计数五进制计数
8421 码十进制计数
5421 码十进制计数
7.1.3 N进制计数器
1、用同步清零端或置数端归零构成 N进置计数器
2、用异步清零端或置数端归零构成 N进置计数器
（ 1） 写出状态 SN-1的二进制代码 。
（ 2） 求归零逻辑,即求同步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
（ 1） 写出状态 SN的二进制代码 。
（ 2） 求归零逻辑,即求异步清零端或置数控制端信号的逻辑表达式 。
（ 3） 画连线图 。
利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的 N进制计数器的方法。
在前面介绍的集成计数器中,清零,置数均采用同步方式的有
74LS163；均采用异步方式的有 74LS193,74LS197,74LS192；
清零采用异步方式,置数采用同步方式的有 74LS161,
74LS160；有的只具有异步清零功能,如 CC4520,74LS190、
74LS191； 74LS90则具有异步清零和异步置 9功能 。
用 74LS163(4位二进制,同步清零,置数 ） 来构成一个十二进制计数器 。
（ 1） 写出状态 SN-1的二进制代码 。
（ 3） 画连线图 。
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( a ) 用同步清零端 CR 归零
7 4 L S 1 6 3
nnnNN QQQPPPPLDCR 013111111,
SN-1＝ S12-1＝ S11＝ 1011
（ 2）求归零逻辑。
例
D0～ D3可随意处理 D0～ D3必须都接 0
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( b ) 用同步置数端 LD 归零
7 4 L S 1 6 3
用 74LS197（ 4位二进制,异步清零,置数 ） 来构成一个十二进制计数器 。
（ 1） 写出状态 SN的二进制代码 。
（ 3） 画连线图 。
nnNN QQPPPPLDCTCR 23112,/
SN＝ S12＝ 1100
（ 2）求归零逻辑。
例
D0～ D3可随意处理 D0～ D3必须都接 0
C T / L D
C R
CP
1
CP
0
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
&
1
( a ) 用异步清零端 CR 归零
CP
74 L S 19 7
CP
CP
1
CP
0
C T / L D
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
&
1
( b) 用异步置数端 C T / L D 归零
74 L S 19 7
用 74LS161（ 4位二进制异步清零同步置数 ） 来构成一个十二进制计数器 。
nn QQCR 23?
SN＝ S12＝ 1100
例
D0～ D3可随意处理 D0～ D3必须都接 0
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
( a ) 用异步清零端 CR 归零
7 4 L S 1 6 1
用异步清零端 CR 归零用同步置数端 LD 归零
SN-1＝ S11＝ 1011
nnn QQQLD 013?
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
(b ) 用同步置数端 LD 归零
74 L S 16 1
3、提高归零可靠性的方法
CO
LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
&
1
1
& &
74 L S 16 1
利用一个基本 RS 触发器将 CR 或 0?LD 暂存一下，从而保证归零信号有足够的作用时间，使计数器能够可靠归零。
CT
/ LD
C R
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CP
1
CP
&
1
& &
Q
Q
CP
0
7 4 L S 1 9 7
使用 CP 下降沿触发的集成计数器时，电路中需增加一个反相器。
4、计数器容量的扩展异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量 。
100进制计数器
CP
1
Q
0
Q
1
Q
2
Q
3
S
9A
S
9 B
R
0A
R
0B
CP
1
CP
CP
0
74L S 90( 个位 )
N
1
= 10
Q
0
Q
1
Q
2
Q
3
S
9A
S
9 B
R
0A
R
0B
CP
0
74L S 90( 十位 )
N
2
= 10
CP
1
Q
0
Q
1
Q
2
Q
3
CP
1
CP
CP
0
74L S 90( 个位 )
Q
0
Q
1
Q
2
Q
3
CP
0
74L S 90( 十位 )
S
9A
S
9 B
R
0A
R
0B
S
9A
S
9 B
R
0A
R
0B
&
CP
1
Q
0
Q
1
Q
2
Q
3
CP
1
CP
CP
0
7 4 L S 9 0 ( 个位 )
N
1
= 1 0
Q
0
Q
1
Q
2
Q
3
CP
0
7 4 L S 9 0 ( 十位 )
N
2
=6
S
9 A
S
9 B
R
0 A
R
0B
S
9 A
S
9 B
R
0 A
R
0B
SN0=10 60进制计数器 SN1=6
64进制计数器 SN=64
同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数 。 同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢 。 另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的 CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端 。
D
4
D
5
D
6
D
7
CT
T
CT
P
CP
CT
T
CT
P
CP
CO
LD
C R
7 4 L S 1 6 1 ( 0 )
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
1
1
1
CO
LD
C R
Q
4
Q
5
Q
6
Q
7
1
1
CO
LD
C R
Q
8
Q
9
Q
10
Q
11
D
8
D
9
D
1 0
D
1 1
1
1
7 4 L S 1 6 1 ( 1 )
7 4 L S 1 6 1 ( 2 )
12位二进制计数器（慢速计数方式）
D
4
D
5
D
6
D
7
CT
T
CT
P
CP
CT
T
CT
P
CP
CO
LD
C R
7 4 L S 1 6 1 ( 0 )
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
CT
T
CT
P
CP
1
1
1
CO
LD
C R
Q
4
Q
5
Q
6
Q
7
1
1
CO
LD
C R
Q
8
Q
9
Q
10
Q
11
D
8
D
9
D
1 0
D
11
1
1
7 4 L S 1 6 1 ( 1 )
7 4 L S 1 6 1 (2
1
12位二进制计数器（快速计数方式）
在此种接线方式中，只要片 1的各位输出都为 1，一旦片 0的各位输出都为 1，片 2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片 1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。
本节小结：
计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。
计数器 可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成 N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得 N
进制计数器。
教学要求
掌握单向、双向和循环移位寄存器逻辑功能和工作原理。
了解常用中规模寄存器结构及应用。
重点、难点：
寄存器逻辑功能和工作原理。
常用中规模寄存器应用。
作业,P272 7.2.1 7.2.2
7.2 寄存器
7.2.1 基本寄存器退出
7.2.2 移位寄存器
7.2.3 寄存器的应用在数字电路中，用来存放二进制数据的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的 。 一个触发器可以存储 1位二进制代码,存放 n位二进制代码的寄存器,
需用 n个触发器来构成 。
按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类 。 基本寄存器只能并行送入数据,需要时也只能并行输出 。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,
串行输出,还可以并行输入,串行输出,串行输入,并行输出,
十分灵活,用途也很广 。
7.2.1 基本寄存器
1、单拍工作方式基本寄存器
D
1
1D C1
Q
0
Q
0
D
0
FF
0
1D C1
Q
1
Q
1
FF
1
1D C1
Q
2
Q
2
D
2
FF
2
1D C1
Q
3
Q
3
D
3
FF
3
CP
无论寄存器中原来的内容是什么，只要送数控制时钟脉冲
CP上升沿到来，加在并行数据输入端的数据 D0～ D3，就立即被送入进寄存器中，即有：
012310111213 DDDDQQQQ nnnn
2、双拍工作方式基本寄存器
CP
D
1
1D C1
Q
0
Q
0
D
0
FF
0
1D C1
Q
1
Q
1
FF
1
1D C1
Q
2
Q
2
D
2
FF
2
1D C1
Q
3
Q
3
D
3
FF
3
CR
R
D
R
D R D
R
D
0 0 0 00123?nnnn QQQQ
（ 1） 清零 。 CR=0,异步清零 。 即有：
012310111213 DDDDQQQQ nnnn
（ 2） 送数 。 CR=1时,CP上升沿送数 。 即有：
（ 3） 保持 。 在 CR=1,CP上升沿以外时间,寄存器内容将保持不变 。
7.2.2 移位寄存器
1、单向移位寄存器
Q
0
Q
1
Q
2
Q
3
D
i
D
0
D
1
D
2
D
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
CP
移位时钟脉冲右移输出右移输入
Q
0
Q
1
Q
2
Q
3
并行输出
4位右移移位寄存器
CPCPCPCPCP 3210
nnni QDQDQDDD 2312010,、、
nnnnnnin QQQQQQDQ 21311201110,、、
时钟方程：
驱动方程：
状态方程：
Q
0
Q
1
Q
2
Q
3
D
i
D
0
D
1
D
2
D
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
CP
移位时钟脉冲右移输出右移输入
Q
0
Q
1
Q
2
Q
3
输入 现态 次态
D
i
CP
nnnn
QQQQ
3210
1
3
1
2
1
1
1
0
nnnn
QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入
4 个 1
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
Q
0
Q
1
Q
2
Q
3
CP
移位时钟脉冲左移输出左移输入
D
i
Q
0
Q
1
Q
2
Q
3
并行输出4位左移移位寄存器
CPCPCPCPCP 3210
innn DDQDQDQD 3322110,、、
innnnnnn DQQQQQQQ 13312211110,、、
时钟方程：
驱动方程：
状态方程：
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
Q
0
Q
1
Q
2
Q
3
CP
移位时钟脉冲左移输出左移输入
D
i
Q
0
Q
1
Q
2
Q
3
输入 现态 次态
D i CP
nnnn QQQQ
3210
1
3
1
2
1
1
1
0
nnnn QQQQ
说明
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
0 0 0 1
0 0 1 1
0 1 1 1
0 0 0 1
0 0 1 1
0 1 1 1
1 1 1 1
连续输入
4 个 1
单向移位寄存器具有以下主要特点：
（ 1） 单向移位寄存器中的数码,在 CP脉冲操作下,可以依次右移或左移 。
（ 2） n位单向移位寄存器可以寄存 n位二进制代码 。 n个 CP
脉冲即可完成串行输入工作,此后可从 Q0～ Qn-1端获得并行的 n位二进制数码,再用 n个 CP脉冲又可实现串行输出操作 。
（ 3） 若串行输入端状态为 0,则 n个 CP脉冲后,寄存器便被清零 。
2、双向移位寄存器
D
0
D
1
D
2
D
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
Q
0
Q
1
Q
2
Q
3
CP
D
SL&
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
1
D
SR
M
Q
0
Q
1
Q
2
Q
3
SL
nn
nnn
nnn
n
SR
n
MDQMQ
MQQMQ
MQQMQ
MQDMQ
2
1
3
31
1
2
20
1
1
1
1
0
nn
nn
nn
SR
n
DQ
2
1
3
1
1
2
0
1
1
1
0
SL
n
nn
nn
nn
DQ
1
3
3
1
2
2
1
1
1
1
0
M=0时右移 M=1时左移
( a ) 引脚排列图
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 19 4
1 2 3 4 5 6 7 8
V
CC
Q
0
Q
1
Q
2
Q
3
C P M
1
M
0
CR D
SR
D
0
D
1
D
2
D
3
D
SL
G N D
M
1
M
0
D
SL
74 L S 19 4
Q
0
Q
1
Q
2
Q
3
( b) 逻辑功能示意图
D
0
D
1
D
2
D
3
CR
CP
D
SR
3、集成双向移位寄存器
74LS194
CPMMCR
01
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零保 持右 移左 移并行输入
7.2.3 寄存器的应用
1、环形计数器
Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP Q
0
Q
1
Q
2
Q
3
结构特点 n
nQD 10
即将 FFn-1的输出 Qn-1接到 FF0的输入端 D0。
工作原理根据起始状态设置的不同，在输入计数脉冲 CP的作用下，
环形计数器的有效状态可以循环移位一个 1，也可以循环移位一个 0。即当连续输入 CP脉冲时，环形计数器中各个触发器的 Q端或 端，将轮流地出现矩形脉冲。Q
FF 0 FF 1 FF 2 FF 3
Q 0 Q 1 Q 2 Q 3 D 0 D 1 D 2 D 3
1D
C 1
1D
C 1
1D
C 1
1D
C 1
CP Q
0 Q 1 Q 2 Q 3
&
111 1 000 0 → 1000 → 0100 ← 1001
↓ ↑ ↓
1110 → 011 1 → 0011 → 0001 ← 0010 ← 0101 ← 101 1
↑
1 100 → 01 10 ← 1101
排列顺序,
nnnn
QQQQ
3210
能自启动的 4位环形计数器状态图由 74LS194
构成的能自启动的 4位环形计数器时序图启动信号
CR
D
SR
M
1
M
0
D
SL
74L S 194
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
0 1 1 1
&
&
1
1
CP G
2
G
1
(a ) 逻辑电路图
(b) 时序图
CP
Q
0
Q
1
Q
2
Q
3
2、扭环形计数器 Q
0
Q
1
Q
2
Q
3
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP Q
0
Q
1
Q
2
Q
3
结构特点 n
nQD 10
状态图即将 FFn-1的输出 Qn-1接到 FF0的输入端 D0。
0100 → 1010 → 1101 → 0110
↑ 无效循环 ↓
1001 ← 0010 ← 0101 ← 1011
0000 → 1000 → 1100 → 1110
↑ 有效循环 ↓
0001 ← 0011 ← 0111 ← 1 1 1 1
排列顺序,
nnnn
QQQQ
3210
能自启动的 4位扭环形计数器
FF
0
FF
1
FF
2
FF
3
Q
0
Q
1
Q
2
Q
3
D
0
D
1
D
2
D
3
1D
C1
1D
C1
1D
C1
1D
C1
CP
Q
0
Q
1
Q
2
Q
3
0000 → 1000 → 1100 → 1110 ← 1101 ← 1010 ← 0100 ← 1001 ← 0010
↑ 有效循环 ↓ ↑
0001 ← 0011 ← 0111 ← 1111 0101 ← 1011 ← 0110
(a ) 逻辑图
(b) 状态图
&
&
排列顺序,
nnnn
QQQQ
3210
本节小结：
寄存器是用来存放二进制数据或代码的电路,
是一种基本时序电路 。 任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用 。
寄存器分为基本寄存器和移位寄存器两大类 。
基本寄存器的数据只能并行输入,并行输出 。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,
并行输出 。
寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路 。
7.3 顺序脉冲发生器
7.3.1 计数型顺序脉冲发生器退出
7.3.2 移位型顺序脉冲发生器
7.3.1 计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。
计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器 （ 包括移位寄存器型计数器 ） 和译码器组成 。
作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为 1,或者轮流为 0。
前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器 。
CP
Q
0
FF
0
Q
0
Q
1
FF
1
Q
1
1J 1K
C1
1J 1K
C1
& & &&
Y
0
Y
1
Y
2
Y
3
1
CP
Q
0
Q
1
Y
0
Y
1
Y
2
Y
3
时序图译码器
nnnnn
nn
QQQQQ
1010
1
1
0
1
0
nn
nn
nn
nn
QQY
QQY
QQY
QQY
013
012
011
010
电路图计数器
D
0
D
1
D
2
D
3
ST
A
Y
0
ST
B
Y
1
ST
C
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
LD
CR
CT
T
CT
P
Q
0
Q
1
Q
2
Q
3
CO
74L S 163
74L S 138
计数器 译码器
1
CP
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
用集成计数器 74LS163和集成 3线 -8线译码器 74LS138构成的 8输出顺序脉冲发生器。
7.3.2 移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。 Q 0 FF 0 Q 0 Q 1 FF 1 Q 1 Q 2 FF 2 Q 2 Q 3 FF 3 Q 3
CP
1 D
C1
1 D
C1
1 D
C1
1 D
C1
&
&
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
& & && & & &&
CP
Q
0
Q
1
Q
2
Q
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
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时序图在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序 。
通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作 。
顺序脉冲发生器分计数型和移位型两类 。 计数型顺序脉冲发生器状态利用率高,但由于每次 CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除 。 移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低 。
本节小结：
