教学要求
理解常用中规模集成编码器、译码器电路的结构及应用。
掌握编码器、译码器的逻辑功能，设计方法。
重点、难点：
编码器、译码器的逻辑功能。
中规模集成编码器、译码器电路的结构及应用。
作业,P173 4.1.1 4.2.1 4.2.3
4.1 编码器所谓编码就是赋予选定的一系列二进制代码以固定的含义。（从码的角度看）
给输入信号一个特定代码。（从信号角度看）
n个二进制代码（ n位二进制数）有 2n种不同的组合，可以表示 2n个信号。
一、二进制编码器将一系列信号状态编制成二进制代码。
（一） 3位二进制编码器例：用与非门组成三位二进制编码器
--- 八线 - 三线编码器设八个输入端为 I0?I7，八个信号，与之对应的输出设为 Y0,Y1,Y2，共三位二进制数。
设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出真值表，然后写出逻辑表达式并进行化简，最后画出逻辑图 。
真值表输入输 出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
输入
8
个互斥的信号输出
3
位二进制代码
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
( a ) 由或门构成 ( b ) 由与非门构成
≥ 1 ≥ 1≥ 1 & &&
逻辑表达式逻辑图存在问题：几个输入信号同时出现，输出将变成不确定解决办法：不同的信号给予不同的优先级
（二） 3位二进制优先编码器优先编码器,允许几个信号同时输入，但电路只对其中优先级别最高的进行编码，不理睬级别低的信号。
实用优先编码器（ 74148）,在普通编码器的基础上再增加三个控制端和两个电源端，并用负逻辑电路实现，详细参见教材第 129页的图 4.1.3
3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。
输 入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输 出
Y
2
Y
1
Y
0
1 × × × × × × ×
0 1 × × × × × ×
0 0 1 × × × × ×
0 0 0 1 × × × ×
0 0 0 0 1 × × ×
0 0 0 0 0 1 × ×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
设 I7的优先级别最高,I6次之，依此类推,I0最低。
真值表
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。
（三）集成 3位二进制优先编码器
V
CC
Y
S
Y
EX
I
3
I
2
I
1
I
0
Y
0
I
4
I
5
I
6
I
7
ST
Y
2
Y
1
G ND
16 15 1 4 1 3 1 2 11 1 0 9
74L S 14 8
1 2 3 4 5 6 7 8
Y
2
Y
1
Y
0
Y
S
Y
EX
ST
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
6 7 9 1 5 14
74L S 14 8
5 4 3 2 1 13 12 11 10
(a ) 引脚排列图 (b) 逻辑功能示意图集成 3位二进制优先编码器 74LS148
ST (EI)为使能输入端，低电平有效。 YS (EO)为使能输出端，通常接至低位芯片的端。 YS 和 ST配合可以实现多级编码器之间的优先级别的控制。
YEX (GS)为扩展输出端，是控制标志。 YEX ＝ 0表示是编码输出；
YEX ＝ 1表示不是编码输出。
输 入 输 出
ST 01234567
IIIIIIII
012
YYY
EX
Y
S
Y
1
0
0
0
0
0
0
0
0
0
× × × × × × × ×
1 1 1 1 1 1 1 1
0 × × × × × × ×
1 0 × × × × × ×
1 1 0 × × × × ×
1 1 1 0 × × × ×
1 1 1 1 0 × × ×
1 1 1 1 1 0 × ×
1 1 1 1 1 1 0 ×
1 1 1 1 1 1 1 0
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
集成 3位二进制优先编码器 74LS148的真值表输 入,逻辑 0(低电平）有效 输 出,逻辑 0(低电平）有效
Y
0
Y
1
Y
2
Y
3
Y
EX
Y
0
Y
1
Y
2
Y
EX
Y
S
低位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
Y
0
Y
1
Y
2
Y
EX
Y
S
高位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
I
1 1
I
1 2
I
1 3
I
1 4
I
15
& & & &
集成 3位二进制优先编码器 74LS148的级联
16线 -4线优先编码器优先级别从 015 ~ II 递降二、二 - 十进制编码器将十个状态（对应于十进制的十个代码）编制成 BCD码。
十个输入 需要几位输出？ 四位输入,I0?I9。 输出,F3? F0
列出真值表如下：
（一） 8241BCD码编码器输入 F
3
F
2
F
1
F
0
I
0
0 0 0 0
I
1
0 0 0 1
I
2
0 0 1 0
I
3
0 0 1 1
I
4
0 1 0 0
I
5
0 1 0 1
I
6
0 1 1 0
I
7
0 1 1 1
I
8
1 0 0 0
I
9
1 0 0 1
真值表输入 F
3
F
2
F
1
F
0
I
0
0 0 0 0
I
1
0 0 0 1
I
2
0 0 1 0
I
3
0 0 1 1
I
4
0 1 0 0
I
5
0 1 0 1
I
6
0 1 1 0
I
7
0 1 1 1
I
8
1 0 0 0
I
9
1 0 0 1
98983 IIIIF 76542 IIIIF?
76321 IIIIF? 975310 IIIIIF?
逻辑图略 参看教材 127页图 4.1.2
输入低电平有效
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
1 × × × × × × × × ×
0 1 × × × × × × × ×
0 0 1 × × × × × × ×
0 0 0 1 × × × × × ×
0 0 0 0 1 × × × × ×
0 0 0 0 0 1 × × × ×
0 0 0 0 0 0 1 × × ×
0 0 0 0 0 0 0 1 × ×
0 0 0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 0 0 1
1 0 0 1
1 0 0 0
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
（二） 8421 BCD码优先编码器真值表优先级别从 I 9 至 I 0 递降逻辑表达式
124683468568789
12345678934567895678978990
2458934589689789
23456789345678967897891
489589689789
4567895678967897892
898993
IIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIII
IIIIIIIIIIIIIIIIIIY
IIIIIY
逻辑图
1 1 1 1 1 1 1 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8 4 2 1 B C D 码优先编码器。
10 线 - 4 线优先编码器
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 14 7
1 2 3 4 5 6 7 8
V
CC
NC Y
3
I
3
I
2
I
1
I
9
Y
0
I
4
I
5
I
6
I
7
I
8
Y
2
Y
1
G N D
（三）集成 10线 -4线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器 。
编码器分二进制编码器和十进制编码器,各种编码器的工作原理类似,
设计方法也相同 。 集成二进制编码器和集成十进制编码器均采用优先编码方案 。
4.2 译码器译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。
一,二进制译码器将 n种输入的组合译成 2n种电路状态。
也叫 n---2n线译码器。
译码器的输入,一组二进制代码译码器的输出,一组高低电平信号
（只有一个高（低）电平）
&
&
&
&
1Y
0Y
2Y
3Y
A1
A0
EI
(一 )2位二进制译码器 2-4线译码器 74LS139的内部线路输入控制端输出
1
1
1
1
1
74LS139的功能表
A 1 A 0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
EI
0Y 1Y 2Y 3Y
“—”表示低电平有效。
注意与教材第 134页表
4.2.1进行对比体会增加控制端后，增加了何种变化
EI1
EI1
01A 11A 01Y 11Y 21Y 31Y
01A 11A 01Y 11Y 21Y 31Y
EI2
02A 12A 02Y
12Y 22Y 32Y
ccU
GND
32Y
22Y12Y02Y12A02AEI2
74LS139管脚图一片 74139种含两个 2-4译码器例：利用线译码器分时将采样数据送入计算机。
总线
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
0
0
0
全为 1
工作原理,（以 A0A1=00为例）
数据
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
(二 ) 集成 3线 -8线译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 3 8
1 2 3 4 5 6 7 8
V
C C
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
7
G N D
7 4 L S 1 3 8
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
ST
B
ST
C
ST
A
( a ) 引脚排列图 ( b ) 逻辑功能示意图
A2,A1,A0为二进制译码输入端,为译码输出端（低电平有效）,G1、,为选通控制端。当 G1＝ 1,时，
译码器处于工作状态；当 G1＝ 0,时，译码器处于禁止状态。
07 ~YY
AG2 BG2 022 BA GG
122 BA GG
真值表输 入使 能 选 择输 出
G
1
2
G A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输 入,自然二进制码 输 出,低电平有效
BA GGG 222
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
10
Y
11
Y
1 2
Y
1 3
Y
14
Y
15
使能译码输出
A
0
A
1
A
2
A
3
,1,
译码输入
A
0
A
1
A
2
S T
A
S T
B
S T
C
低位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S T
A
S T
B
S T
C
高位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
74LS138的级联
4 线 - 1 6 线译码器二、二 --十进制译码器 集成 8421 BCD码译码器 74LS42
16 15 1 4 1 3 1 2 11 1 0 9
74L S 42
1 2 3 4 5 6 7 8
V
CC
A
0
A
1
A
2
A
3
Y
9
Y
8
Y
7
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
G ND
74L S 42
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A
0
A
1
A
2
A
3
(a ) 引脚排列图 (b) 逻辑功能示意图输出为反变量，即为低电平有效,
并且采用完全译码方案。
三、显示译码器二 -十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器 。
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
数码显示器用来驱动各种显示器件,从而将用二进制代码表示的数字,文字,
符号翻译成人们习惯的形式直观地显示出来的电路,称为显示译码器 。
显示器件,常用的是 七段显示器件
a
b
c
d
e
f g
显示器件,常用的是 七段显示器件（共阴）
a
b
c
d
f g
a b c d e f g
1 1 1 1 1 1 0 0
0 1 1 0 0 0 0 1
1 1 0 1 1 0 1 2
e
显示译码器,74LS48的管脚图消隐控制端
16 a b c df gVcc e
1
74LS48
B C RBI D A GNDLT BI
输 入 输 出功能或十进制数
LT
RBI
A
3
A
2
A
1
A
0
R B OBI /
a b c d e f g
R B OBI / ( 灭灯 )
LT
( 试灯 )
RBI
( 动态灭零 )
× ×
0 ×
1 0
××××
××××
0 0 0 0
0( 输入 )
1
0
0 0 0 0 0 0 0
1 1 1 1 1 1 1
0 0 0 0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1 1
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0 0 0 1 1 0 1
0 0 1 1 0 0 1
0 1 0 0 0 1 1
1 0 0 1 0 1 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
功能表由真值表可以看出，为了增强器件的功能，在 74L S 48 中还设置了一些辅助端。这些辅助端的功能如下：
（ 1 ）试灯输入端
LT
：低电平有效。当
LT
＝ 0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。
（ 2 ）动态灭零输入端
RB I
：低电平有效。当
LT
＝ 1,
RB I
＝
0,且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据
003 4,50 可显示为 34,5 。
（ 3 ）灭灯输入 / 动态灭零输出端
RBOBI /
：这是一个特殊的端钮，有时用作输入，有时用作输出。当
RBOBI /
作为输入使用，且
RBOBI /
＝ 0 时，数码管七段全灭，与译码输入无关。当
RBOBI /
作为输出使用时，受控于
LT
和
R B I
：当
LT
＝ 1 且
R B I
＝ 0 时，
RBOBI /
＝ 0 ；其它情况下
RBOBI /
＝ 1 。本端钮主要用于显示多位数字时，多个译码器之间的连接。
辅助端功能
1
0 0 0 0 0 0 0 0 1 0 0 1
小数点
0 0 1 1 0 1 1 1 0 0 0 0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
数码显示电路的动态灭零整数部分：高位的 RBOBI / 与低位的 RBI 相连小数部分：低位的 RBOBI / 与高位的 RBI 相连
76531
74211
)7,6,5,3(),,(
)7,4,2,1(),,(
mmmmmCBAC
mmmmmCBAS
iiii
iiii
四、译码器的应用
1、用二进制译码器实现逻辑函数
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
0
Y
0
A
1
Y
1
A
2
Y
2
Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
ST
C
Y
7
74L S 138
② 画出用二进制译码器和与非门实现这些函数的接线图。
① 写出函数的标准与或表达式，并变换为与非 -与非形式。
2、用线译码器设计多输出逻辑电路从功能表可知：
1000 1 AAAAY
1001 1 AAAAY
10102 AAAAY
103 AAY?
A 1 A 0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
EI 0Y 1Y 2Y 3Y
二 —四译码器功能表例,用 2-4线译码器产生一组多输出函数。
0101 1 AAAAZ 012 01 AAAAZ
参考上页的逻辑式可知
100 AAY?
101 AAY?
12 0 AAY?
13 0 AAY?
211 YYZ
32 0 YYZ
接线图
211 YYZ 32 0 YYZ
0Y 1Y 2Y 3Y
S
1A 0A
1A 0A
Z2 Z1
1 1 1 1
3、用二进制译码器实现码制变换
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
8
4
2
1
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码余
3
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
2
4
2
1
码本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器,十进制译码器及字符显示译码器,各种译码器的工作原理类似,设计方法也相同 。
二进制译码器能产生输入变量的全部最小项,
而任一组合逻辑函数总能表示成最小项之和的形式,所以,由二进制译码器加上与非门即可实现任何组合逻辑函数 。 此外,用 4线 -16线译码器还可实现 BCD码到十进制码的变换 。
教学要求
理解常用中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。
掌握数据选择器、数据分配器、数值比较器的逻辑功能，设计方法。
重点、难点,
数据选择器、数据分配器、数值比较器的逻辑功能。
中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。
作业,P176 4.3.6 4.4.4
4.3 数据选择器从多个（一组）数据中选择一个数据（信号）进行传输的电路，称为 数据选择器 。
A0 A1
D3
D2
D1
D0
W
控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。
从 n个数据中选择一路传输，称为 一位数据选择器 。
从 m组数据中各选择一路传输，称为 m位数据选择器。
W3
X3
Y3
W3
X2
Y2
W3
X1
Y1
W3
X0
Y0
A 控制信号四二选一选择器一,4选 1数据选择器输入 输出
A
1
A
0
W
1 0
0 0 0 D
0
0 1 0 D
1
1 0 0 D
2
1 1 0 D
3
E
功能表 控制端
013012011010 AADAADAADAADW
逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G N D
1、集成双 4选 1数据选择器 74LS153
输 入 输 出
S D A
1
A
0
Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D
0
D
1
D
2
D
3
选通控制端 S为低电平有效，即 S=0时芯片被选中，
处于工作状态； S=1时芯片被禁止,Y≡0。
二、集成数据选择器
2集成 8选 1
数据选择器
74LS151
16 15 1 4 1 3 1 2 11 1 0 9
74L S 151
1 2 3 4 5 6 7 8
V
CC
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
7
0
012701210120
i
ii mDAAADAAADAAADY?
7
0
012701210120
i
ii mDAAADAAADAAADY?
S ＝ 0 时
S ＝ 1 时，选择器被禁止，无论地址码是什么,Y 总是等于 0
输 入 输 出
D A
2
A
1
A
0
S Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0
D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
7
4
L
S
1
5
1
的真值表
3、集成数据选择器的扩展
D0 D7E
A0A
1A
2
Y
D0 D7E
A0A
1A
2
Y
&
A0
A1A
2A
3
D8 D15?D0 D7?=0
D0?D7
=1
D0?D7
1
用两片 74LS151构成十六选一数据选择器用两片 74LS151构成十六选一数据选择器
D0 D7G
A0A
1A
2
Y
D0 D7G
A0A
1A
2
Y
&
A0
A2A
2A
3
D8 D15?D0 D7?=1
D8?D15
=1
D8?D15
1
中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。
用中规模组件设计逻辑电路，可以减少连线、提高可靠性。
下面介绍用选择器和译码器设计组合逻辑电路的方法。
三、数据选择器的应用用数据选择器设计逻辑电路输入 输出
A 1 A 0 W
1 0
0 0 0 D 0
0 1 0 D 1
1 0 0 D 2
1 1 0 D 3
E
四选一选择器功能表
)()()()( 01312010 0101 AADAADAADAADW
时：0?E
类似三变量函数的表达式！
基本步骤确定数据选择器确定地址变量
2
1
ABCBACBAL
n个地址变量的数据选择器，
不需要增加门电路，最多可实现 n＋ 1个变量的函数。
3个变量，选用 4选
1数据选择器。
A1=A,A0=B
逻辑函数
1
选用 74LS153
2 74LS153有两个地址变量。
求 Di
3
（ 1）公式法函数的标准与或表达式：
10 3210
mmCmCm
ABCBACBAL
4选 1数据选择器输出信号的表达式：
33221100 DmDmDmDmY
比较 L和 Y，得：
10 3210 DDCDCD,、、
3
画连线图
4
C C 0 1 A B 0
Y
74 L S 15 3
D
0
D
1
D
2
D
3
A
1
A
0
ST
L
2
1
4
例,利用四选一选择器实现如下逻辑函数。
AGGARGARGARY
与四选一选择器输出的逻辑式比较
)()()()( 01312010 0101 AADAADAADAADW
可以令：
0AA?1AG?
RDD 10
RD?2
变换
）（）（）（ GAAGRAGRAGRY 1)(
13?D
D0 D1 D2 D3
A0
A1
WA
G
R
Y
“1”
E
接线图
74LS153
1
用 n位输入的数据选择器，可以产生任何一种输入变量数不大于 n+1的组合逻辑函数。
设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。
4.2.3 数据分配器由地址码决定将输入数据Ｄ送给哪
１路输出。
输 入 输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表逻辑表达式地址变量输入数据
013012
011010
ADAYADAY
AADYAADY
一,1路 -4路数据分配器逻辑图
1 1
D
A 1 A 0
Y 0 Y 1 Y 2 Y 3
& & & &
013012
011010
ADAYADAY
AADYAADY
二,集成数据分配器及其应用
1、集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。
G
2B
G
1
G
2A
数据输出
1
Y
0
Y
1
Y
2
ST
C
74L S 138 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
D由 74LS138构成的 1路 -8路数据分配器数据输入端
G1=1
G2A=0
地址输入端
G
2B
G
1
G
2A
数据发送端 数据接收端选择控制端数据输入数据输出
1S
D
0
D
1
D
2
D
3
73 L S 15 1 Y
D
4
D
5
D
6
E N
D
7
A
2
A
1
A
0
Y
0
Y
1
Y
2
ST
C
74 L S 13 8 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
2、数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统本节小结数据分配器的逻辑功能是将 1个输入数据传送到多个输出端中的 1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。
数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。
数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。
4.4 数值比较器比较器的分类：
（ 1）仅比较两个数是否相等。
（ 2）除比较两个数是否相等外，还要比较两个数的大小。
第一类的逻辑功能较简单，下面重点介绍 第二类 比较器。
一、一位数值比较器输入 输出
A B A>B A=B A<B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
功能表输入 输出
A B A>B A=B A<B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
BABA,“
ABBABA,“
BABA,“
A B
A>B A<BA=B
逻辑图 逻辑符号
A=B
A
B
二、多位数值比较器比较原则：
1,先从高位比起,高位大的数值一定大。
2,若高位相等,则再比较低位数,最终结果由低位的比较结果决定。
请根据这个原则设计一下,每位的比较 应包括几个输入、输出？
A,B两个多位数的比较,
Ai Bi
两个本位数
（ A>B） i-1
（ A=B） i-1
（ A<B） i-1
低位的比较结果
（ A>B） i
（ A=B） i
（ A<B） i
比较结果向高位输出输入 输出
A
i
B
i
(A> B)
i - 1
(A= B)
i - 1
(A< B)
i - 1
(A> B)
i
(A= B)
i
(A< B)
i
1 0 φ φ φ 1 0 0
0 1 φ φ φ 0 0 1
A
i
= B
i
输出 （ A > B ）
i
,（ A = B ）
i
和 （ A < B ）
i
分别等于 （ A > B ）
i - 1
、
（ A = B ）
i - 1
和 （ A < B ）
i - 1
每个比较环节的功能表三、集成数值比较器 （四位集成数值比较器 74LS85）
A3 B2 A2 A1 B1 A0
B0B3
B3 (A<B)L
(A=B)L
(A>B)L A<B A=B A<B GND
A0 B0B1A1A2B2A3UCC
低位比较结果 向高位输出
(A<B)L(A=B)L(A>B)L A<B A=B A<B
数值比较器的位数的扩展例：七位二进制数比较器。（采用两片 74LS85）
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A5
B5
A4
B4
0
0
A6
B6
（ A=B） L
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A1
B1
A0
B0
A3
B3
A2
B2
（ A=B） L
0
1
0
74LS85 74LS85
高位 低位扩展方式：串联
16位并联数值比较器原理图 P155
例：设计三个四位数的比较器，可以对 A（ A0，
A1,A2,A3）,B（ B0,B1,B2,B3）,
C（ C0,C1,C2,C3） 进行比较，能判断：（ 1）三个数是否相等。（ 2）若不相等,A数是最大还是最小。
比较原则 （均是本位比较）
先将 A与 B比较，然后 A与 C比较，若
A=B A=C，则 A=B=C；
若 A>B A>C，则 A最大；
若 A<B A<C，则 A最小。
可以用两片 74LS85实现。
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
C1 C0C3 C2
（ A=B） L
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
B1 B0B3 B2
（ A=B） L 11
A1 A0A3 A2
B1 B0B3 B2 A1 A0A3 A2B1 B0B3 B2 A1 A0A3 A2
A=B=CA最大 A最小
16位并联数值比较器原理图 P155
教学要求
理解串行加法器和并行加法器的工作原理。
掌握半加器和全加器的逻辑功能和电路组成。
重点、难点：
半加器和全加器的逻辑功能。
串行加法器和并行加法器电路的特点。
作业,P176 4.5.1
4.5 加法器
1 1 0 11 0 0 1
+
举例,A=1101,B=1001,计算 A+B
0
1
1
0
1
0
0
1
1
加法运算的基本规则,
（ 1）逢二进一。
（ 2）最低位是两个数最低位的相加，不需考虑进位。
（ 3）其余各位都是三个数相加，包括加数、
被加数和低位来的进位。
（ 4）任何位相加都产生两个结果：本位和、
向高位的进位。
1、半加器,半加运算不考虑从低位来的进位
A---加数； B---被加数； S---本位和；
C---进位。
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
真值表一、半加器和全加器
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
真值表
BABABAS
ABC?
逻辑图
A
B C
S
逻辑符号
= 1
&
A
B S
C
CO
2、全加器：
an---加数； bn---被加数； cn-1---低位的进位； sn---本位和； cn---进位。
逻辑状态表见下页相加过程中，既考虑加数、被加数又考虑低位的进位位。
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
11 nnnnnn cbabacbabas nnnnn )()(
nnnnnnn bacbabac n 1)(
nnnnnnn bacbabac n 1)(
nn babas nn nn ba
nn babas nn
11 nn cscss n
nnnn bascc 1
半加和：
所以：
1nnnnnn )cbaba(c)bab(as nn1nnn
an
bn
cn-1
sn
cn
逻辑图 逻辑符号半加器半加器? 1
a
nbn
cn-1
sn
cnScn-1
s
c
CI CO
全加器 SN74LS183的管脚图
1
14
SN74H183
1an 1bn 1cn-11cn 1sn
2cn-1 2c
n 2sn2an 2bnVcc
GND
3、集成全加器实现多位二进制数相加的电路称为加法器 。
1,4位串行进位加法器二,多位数加法器构成,把 n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器）
iii BAG? iii BAP进位生成项 进位传递条件
11)( iiiiiiiii CPGCBABAC
进位表达式
10012301231232332333
233
100120121221222
122
10010110111
011
10000
1000
CPPPPGPPPGPPGPGCPGC
CPS
CPPPGPPGPGCPGC
CPS
CPPGPGCPGC
CPS
CPGC
CPS
11 iiiiii CPCBAS
和表达式
4位超前进位加法器递推公式
S
0
S
1
S
2
S
3
C
3
C
0 -1
A
0
B
0
A
1
B
1
A
2
B
2
A
3
B
3
=1
&
&
≥ 1
P
0
G
0
P
1
G
1
P
2
G
2
P
3
G
3
≥ 1
≥ 1
=1
&
&
&
&
=1
&
&
&
C
0
C
1
C
2
≥ 1
&
&
=1
=1
=1
=1
&
=1
&
&
超前进位发生器
1 6 15 1 4 1 3 1 2 1 1 1 0 9
74L S 283
1 2 3 4 5 6 7 8
V
CC
B
2
A
2
S
2
B
3
A
3
S
3
C
3
TTL 加法器 74L S 283 引脚图
1 6 15 1 4 1 3 1 2 1 1 1 0 9
4008
1 2 3 4 5 6 7 8
V
DD
B
3
C
3
S
3
S
2
S
1
S
0
C
0 - 1
CM O S 加法器 4008 引脚图
A
3
B
2
A
2
B
1
A
1
B
0
A
0
V
SSS 1 B 1 A 1 S 0 B 0 A 0 C 0 - 1 G ND
A
15
~ A
12
B
15
~ B
12
A
11
~ A
8
B
11
~ B
8
A
7
~ A
4
B
7
~ B
4
A
3
~ A
0
B
3
~ B
0
S
15
S
14
S
13
S
12
S
11
S
10
S
9
S
8
S
7
S
6
S
5
S
4
S
3
S
2
S
1
S
0
4 位加法器 4 位加法器 4 位加法器 4 位加法器
C
15
C
11
C
7
C
3
C
0 -1
加法器的级连集成二进制
4
位超前进位加法器三、加法器的应用
1,8421 BCD码转换为余 3码
B C D 码 0 0 1 1
余 3 码
S
3
S
2
S
1
S
0
C
3
C
0 -1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
S
3
S
2
S
1
S
0
C
3
C
0 -1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
=1 =1 =1 =1
被加数 / 被减数 加数 / 减数 加减控制
BCD码 +0011=余 3码
2、二进制并行加法 /减法器
C0-1＝ 0时,B?0=B，电路执行 A+B运算；当 C0-1＝ 1
时,B?1=B，电路执行 A
－ B=A+B+1运算。
本节小结能对两个 1位二进制数进行相加而求得和及进位的逻辑电路称为半加器 。
能对两个 1位二进制数进行相加并考虑低位来的进位,即相当于 3个 1位二进制数的相加,求得和及进位的逻辑电路称为全加器 。
实现多位二进制数相加的电路称为加法器 。 按照进位方式的不同,加法器分为串行进位加法器和超前进位加法器两种 。 串行进位加法器电路简单,但速度较慢,超前进位加法器速度较快,但电路复杂 。
加法器除用来实现两个二进制数相加外,还可用来设计代码转换电路,二进制减法器和十进制加法器等 。
其它组件,
SN74H183---四位串行进位全加器。
SN74283---四位超前进位全加器。
理解常用中规模集成编码器、译码器电路的结构及应用。
掌握编码器、译码器的逻辑功能，设计方法。
重点、难点：
编码器、译码器的逻辑功能。
中规模集成编码器、译码器电路的结构及应用。
作业,P173 4.1.1 4.2.1 4.2.3
4.1 编码器所谓编码就是赋予选定的一系列二进制代码以固定的含义。（从码的角度看）
给输入信号一个特定代码。（从信号角度看）
n个二进制代码（ n位二进制数）有 2n种不同的组合，可以表示 2n个信号。
一、二进制编码器将一系列信号状态编制成二进制代码。
（一） 3位二进制编码器例：用与非门组成三位二进制编码器
--- 八线 - 三线编码器设八个输入端为 I0?I7，八个信号，与之对应的输出设为 Y0,Y1,Y2，共三位二进制数。
设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出真值表，然后写出逻辑表达式并进行化简，最后画出逻辑图 。
真值表输入输 出
Y
2
Y
1
Y
0
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
输入
8
个互斥的信号输出
3
位二进制代码
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
753175310
763276321
765476542
IIIIIIIIY
IIIIIIIIY
IIIIIIIIY
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
2
Y
1
Y
0
( a ) 由或门构成 ( b ) 由与非门构成
≥ 1 ≥ 1≥ 1 & &&
逻辑表达式逻辑图存在问题：几个输入信号同时出现，输出将变成不确定解决办法：不同的信号给予不同的优先级
（二） 3位二进制优先编码器优先编码器,允许几个信号同时输入，但电路只对其中优先级别最高的进行编码，不理睬级别低的信号。
实用优先编码器（ 74148）,在普通编码器的基础上再增加三个控制端和两个电源端，并用负逻辑电路实现，详细参见教材第 129页的图 4.1.3
3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。
输 入
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
输 出
Y
2
Y
1
Y
0
1 × × × × × × ×
0 1 × × × × × ×
0 0 1 × × × × ×
0 0 0 1 × × × ×
0 0 0 0 1 × × ×
0 0 0 0 0 1 × ×
0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 1
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
设 I7的优先级别最高,I6次之，依此类推,I0最低。
真值表
1246346567
12345673456756770
24534567
234567345676771
4567
45675676772
IIIIIIIIII
IIIIIIIIIIIIIIIIY
IIIIIIII
IIIIIIIIIIIIIIY
IIII
IIIIIIIIIIY
逻辑表达式逻辑图
1 1 1 1
≥ 1 ≥ 1
&
≥ 1
&
Y
2
Y
1
Y
0
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
8
线
-3
线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。
（三）集成 3位二进制优先编码器
V
CC
Y
S
Y
EX
I
3
I
2
I
1
I
0
Y
0
I
4
I
5
I
6
I
7
ST
Y
2
Y
1
G ND
16 15 1 4 1 3 1 2 11 1 0 9
74L S 14 8
1 2 3 4 5 6 7 8
Y
2
Y
1
Y
0
Y
S
Y
EX
ST
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
6 7 9 1 5 14
74L S 14 8
5 4 3 2 1 13 12 11 10
(a ) 引脚排列图 (b) 逻辑功能示意图集成 3位二进制优先编码器 74LS148
ST (EI)为使能输入端，低电平有效。 YS (EO)为使能输出端，通常接至低位芯片的端。 YS 和 ST配合可以实现多级编码器之间的优先级别的控制。
YEX (GS)为扩展输出端，是控制标志。 YEX ＝ 0表示是编码输出；
YEX ＝ 1表示不是编码输出。
输 入 输 出
ST 01234567
IIIIIIII
012
YYY
EX
Y
S
Y
1
0
0
0
0
0
0
0
0
0
× × × × × × × ×
1 1 1 1 1 1 1 1
0 × × × × × × ×
1 0 × × × × × ×
1 1 0 × × × × ×
1 1 1 0 × × × ×
1 1 1 1 0 × × ×
1 1 1 1 1 0 × ×
1 1 1 1 1 1 0 ×
1 1 1 1 1 1 1 0
1 1 1
1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
1 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
集成 3位二进制优先编码器 74LS148的真值表输 入,逻辑 0(低电平）有效 输 出,逻辑 0(低电平）有效
Y
0
Y
1
Y
2
Y
3
Y
EX
Y
0
Y
1
Y
2
Y
EX
Y
S
低位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
Y
0
Y
1
Y
2
Y
EX
Y
S
高位片 S T
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
I
8
I
9
I
1 0
I
1 1
I
1 2
I
1 3
I
1 4
I
15
& & & &
集成 3位二进制优先编码器 74LS148的级联
16线 -4线优先编码器优先级别从 015 ~ II 递降二、二 - 十进制编码器将十个状态（对应于十进制的十个代码）编制成 BCD码。
十个输入 需要几位输出？ 四位输入,I0?I9。 输出,F3? F0
列出真值表如下：
（一） 8241BCD码编码器输入 F
3
F
2
F
1
F
0
I
0
0 0 0 0
I
1
0 0 0 1
I
2
0 0 1 0
I
3
0 0 1 1
I
4
0 1 0 0
I
5
0 1 0 1
I
6
0 1 1 0
I
7
0 1 1 1
I
8
1 0 0 0
I
9
1 0 0 1
真值表输入 F
3
F
2
F
1
F
0
I
0
0 0 0 0
I
1
0 0 0 1
I
2
0 0 1 0
I
3
0 0 1 1
I
4
0 1 0 0
I
5
0 1 0 1
I
6
0 1 1 0
I
7
0 1 1 1
I
8
1 0 0 0
I
9
1 0 0 1
98983 IIIIF 76542 IIIIF?
76321 IIIIF? 975310 IIIIIF?
逻辑图略 参看教材 127页图 4.1.2
输入低电平有效
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
1 × × × × × × × × ×
0 1 × × × × × × × ×
0 0 1 × × × × × × ×
0 0 0 1 × × × × × ×
0 0 0 0 1 × × × × ×
0 0 0 0 0 1 × × × ×
0 0 0 0 0 0 1 × × ×
0 0 0 0 0 0 0 1 × ×
0 0 0 0 0 0 0 0 1 ×
0 0 0 0 0 0 0 0 0 1
1 0 0 1
1 0 0 0
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
（二） 8421 BCD码优先编码器真值表优先级别从 I 9 至 I 0 递降逻辑表达式
124683468568789
12345678934567895678978990
2458934589689789
23456789345678967897891
489589689789
4567895678967897892
898993
IIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIIIIIII
IIIIIIIIIIIIIIIIIIIIIIY
IIIIIIIIIIII
IIIIIIIIIIIIIIIIIIY
IIIIIY
逻辑图
1 1 1 1 1 1 1 1
I
9
I
8
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
Y
3
Y
2
Y
1
Y
0
≥ 1
&
≥ 1
&
≥ 1
&
≥ 1
在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8 4 2 1 B C D 码优先编码器。
10 线 - 4 线优先编码器
16 15 1 4 1 3 1 2 11 1 0 9
74 L S 14 7
1 2 3 4 5 6 7 8
V
CC
NC Y
3
I
3
I
2
I
1
I
9
Y
0
I
4
I
5
I
6
I
7
I
8
Y
2
Y
1
G N D
（三）集成 10线 -4线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器 。
编码器分二进制编码器和十进制编码器,各种编码器的工作原理类似,
设计方法也相同 。 集成二进制编码器和集成十进制编码器均采用优先编码方案 。
4.2 译码器译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。
一,二进制译码器将 n种输入的组合译成 2n种电路状态。
也叫 n---2n线译码器。
译码器的输入,一组二进制代码译码器的输出,一组高低电平信号
（只有一个高（低）电平）
&
&
&
&
1Y
0Y
2Y
3Y
A1
A0
EI
(一 )2位二进制译码器 2-4线译码器 74LS139的内部线路输入控制端输出
1
1
1
1
1
74LS139的功能表
A 1 A 0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
EI
0Y 1Y 2Y 3Y
“—”表示低电平有效。
注意与教材第 134页表
4.2.1进行对比体会增加控制端后，增加了何种变化
EI1
EI1
01A 11A 01Y 11Y 21Y 31Y
01A 11A 01Y 11Y 21Y 31Y
EI2
02A 12A 02Y
12Y 22Y 32Y
ccU
GND
32Y
22Y12Y02Y12A02AEI2
74LS139管脚图一片 74139种含两个 2-4译码器例：利用线译码器分时将采样数据送入计算机。
总线
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
0
0
0
全为 1
工作原理,（以 A0A1=00为例）
数据
0Y
1Y
2Y
3Y
0A
1A
S
2-4线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
(二 ) 集成 3线 -8线译码器 74LS138
16 15 1 4 1 3 1 2 11 1 0 9
7 4 L S 1 3 8
1 2 3 4 5 6 7 8
V
C C
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
7
G N D
7 4 L S 1 3 8
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
G
2A
G
2B
G
1
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
ST
B
ST
C
ST
A
( a ) 引脚排列图 ( b ) 逻辑功能示意图
A2,A1,A0为二进制译码输入端,为译码输出端（低电平有效）,G1、,为选通控制端。当 G1＝ 1,时，
译码器处于工作状态；当 G1＝ 0,时，译码器处于禁止状态。
07 ~YY
AG2 BG2 022 BA GG
122 BA GG
真值表输 入使 能 选 择输 出
G
1
2
G A
2
A
1
A
0
01234567
YYYYYYYY
× 1
0 ×
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
× × ×
× × ×
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
输 入,自然二进制码 输 出,低电平有效
BA GGG 222
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
10
Y
11
Y
1 2
Y
1 3
Y
14
Y
15
使能译码输出
A
0
A
1
A
2
A
3
,1,
译码输入
A
0
A
1
A
2
S T
A
S T
B
S T
C
低位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
A
0
A
1
A
2
S T
A
S T
B
S T
C
高位片
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
74LS138的级联
4 线 - 1 6 线译码器二、二 --十进制译码器 集成 8421 BCD码译码器 74LS42
16 15 1 4 1 3 1 2 11 1 0 9
74L S 42
1 2 3 4 5 6 7 8
V
CC
A
0
A
1
A
2
A
3
Y
9
Y
8
Y
7
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
G ND
74L S 42
A
0
A
1
A
2
A
3
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A
0
A
1
A
2
A
3
(a ) 引脚排列图 (b) 逻辑功能示意图输出为反变量，即为低电平有效,
并且采用完全译码方案。
三、显示译码器二 -十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器 。
a
b
c
d
e
f
g
h
a b c d
a
f b
e f g h
g
e c
d
(a ) 外形图 (b) 共阴极 (c ) 共阳极
+ V
CC
a
b
c
d
e
f
g
h
数码显示器用来驱动各种显示器件,从而将用二进制代码表示的数字,文字,
符号翻译成人们习惯的形式直观地显示出来的电路,称为显示译码器 。
显示器件,常用的是 七段显示器件
a
b
c
d
e
f g
显示器件,常用的是 七段显示器件（共阴）
a
b
c
d
f g
a b c d e f g
1 1 1 1 1 1 0 0
0 1 1 0 0 0 0 1
1 1 0 1 1 0 1 2
e
显示译码器,74LS48的管脚图消隐控制端
16 a b c df gVcc e
1
74LS48
B C RBI D A GNDLT BI
输 入 输 出功能或十进制数
LT
RBI
A
3
A
2
A
1
A
0
R B OBI /
a b c d e f g
R B OBI / ( 灭灯 )
LT
( 试灯 )
RBI
( 动态灭零 )
× ×
0 ×
1 0
××××
××××
0 0 0 0
0( 输入 )
1
0
0 0 0 0 0 0 0
1 1 1 1 1 1 1
0 0 0 0 0 0 0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1 1
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
1 ×
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0 0 0 1 1 0 1
0 0 1 1 0 0 1
0 1 0 0 0 1 1
1 0 0 1 0 1 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
功能表由真值表可以看出，为了增强器件的功能，在 74L S 48 中还设置了一些辅助端。这些辅助端的功能如下：
（ 1 ）试灯输入端
LT
：低电平有效。当
LT
＝ 0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。
（ 2 ）动态灭零输入端
RB I
：低电平有效。当
LT
＝ 1,
RB I
＝
0,且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据
003 4,50 可显示为 34,5 。
（ 3 ）灭灯输入 / 动态灭零输出端
RBOBI /
：这是一个特殊的端钮，有时用作输入，有时用作输出。当
RBOBI /
作为输入使用，且
RBOBI /
＝ 0 时，数码管七段全灭，与译码输入无关。当
RBOBI /
作为输出使用时，受控于
LT
和
R B I
：当
LT
＝ 1 且
R B I
＝ 0 时，
RBOBI /
＝ 0 ；其它情况下
RBOBI /
＝ 1 。本端钮主要用于显示多位数字时，多个译码器之间的连接。
辅助端功能
1
0 0 0 0 0 0 0 0 1 0 0 1
小数点
0 0 1 1 0 1 1 1 0 0 0 0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B O R B I
A
3
A
2
A
1
A
0
LT
R B I R B O
A
3
A
2
A
1
A
0
数码显示电路的动态灭零整数部分：高位的 RBOBI / 与低位的 RBI 相连小数部分：低位的 RBOBI / 与高位的 RBI 相连
76531
74211
)7,6,5,3(),,(
)7,4,2,1(),,(
mmmmmCBAC
mmmmmCBAS
iiii
iiii
四、译码器的应用
1、用二进制译码器实现逻辑函数
&
&
A
i
B
i
C
i -1
1
S
i
C
i
A
0
Y
0
A
1
Y
1
A
2
Y
2
Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
ST
C
Y
7
74L S 138
② 画出用二进制译码器和与非门实现这些函数的接线图。
① 写出函数的标准与或表达式，并变换为与非 -与非形式。
2、用线译码器设计多输出逻辑电路从功能表可知：
1000 1 AAAAY
1001 1 AAAAY
10102 AAAAY
103 AAY?
A 1 A 0
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
EI 0Y 1Y 2Y 3Y
二 —四译码器功能表例,用 2-4线译码器产生一组多输出函数。
0101 1 AAAAZ 012 01 AAAAZ
参考上页的逻辑式可知
100 AAY?
101 AAY?
12 0 AAY?
13 0 AAY?
211 YYZ
32 0 YYZ
接线图
211 YYZ 32 0 YYZ
0Y 1Y 2Y 3Y
S
1A 0A
1A 0A
Z2 Z1
1 1 1 1
3、用二进制译码器实现码制变换
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
8
4
2
1
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码余
3
码
Y
0
A
0
Y
1
Y
2
A
1
Y
3
Y
4
A
2
Y
5
Y
6
A
3
Y
7
Y
8
Y
9
Y
10
Y
1 1
Y
1 2
Y
1 3
Y
1 4
Y
1 5
十进制码
2
4
2
1
码本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器,十进制译码器及字符显示译码器,各种译码器的工作原理类似,设计方法也相同 。
二进制译码器能产生输入变量的全部最小项,
而任一组合逻辑函数总能表示成最小项之和的形式,所以,由二进制译码器加上与非门即可实现任何组合逻辑函数 。 此外,用 4线 -16线译码器还可实现 BCD码到十进制码的变换 。
教学要求
理解常用中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。
掌握数据选择器、数据分配器、数值比较器的逻辑功能，设计方法。
重点、难点,
数据选择器、数据分配器、数值比较器的逻辑功能。
中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。
作业,P176 4.3.6 4.4.4
4.3 数据选择器从多个（一组）数据中选择一个数据（信号）进行传输的电路，称为 数据选择器 。
A0 A1
D3
D2
D1
D0
W
控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。
从 n个数据中选择一路传输，称为 一位数据选择器 。
从 m组数据中各选择一路传输，称为 m位数据选择器。
W3
X3
Y3
W3
X2
Y2
W3
X1
Y1
W3
X0
Y0
A 控制信号四二选一选择器一,4选 1数据选择器输入 输出
A
1
A
0
W
1 0
0 0 0 D
0
0 1 0 D
1
1 0 0 D
2
1 1 0 D
3
E
功能表 控制端
013012011010 AADAADAADAADW
逻辑图
11
11
D
0
D
1
D
2
D
3
A
1
A
0
& & & &
≥ 1
Y
16 15 1 4 1 3 1 2 11 1 0 9
74L S 153
1 2 3 4 5 6 7 8
V
CC
2 S
A
0
2 D
3
2 D
2
2 D
1
2 D
0
2 Y
1 S A
1
1 D
3
1 D
2
1 D
1
1D
0
1 Y G N D
1、集成双 4选 1数据选择器 74LS153
输 入 输 出
S D A
1
A
0
Y
1 × × ×
0 D
0
0 0
0 D
1
0 1
0 D
2
1 0
0 D
3
1 1
0
D
0
D
1
D
2
D
3
选通控制端 S为低电平有效，即 S=0时芯片被选中，
处于工作状态； S=1时芯片被禁止,Y≡0。
二、集成数据选择器
2集成 8选 1
数据选择器
74LS151
16 15 1 4 1 3 1 2 11 1 0 9
74L S 151
1 2 3 4 5 6 7 8
V
CC
D
4
D
5
D
6
D
7
A
0
A
1
A
2
D
3
D
2
D
1
D
0
Y Y
S G N D
7
0
012701210120
i
ii mDAAADAAADAAADY?
7
0
012701210120
i
ii mDAAADAAADAAADY?
S ＝ 0 时
S ＝ 1 时，选择器被禁止，无论地址码是什么,Y 总是等于 0
输 入 输 出
D A
2
A
1
A
0
S Y Y
× × × × 1
D
0
0 0 0 0
D
1
0 0 1 0
D
2
0 1 0 0
D
3
0 1 1 0
D
4
1 0 0 0
D
5
1 0 1 0
D
6
1 1 0 0
D
7
1 1 1 0
0 1
D
0
0
D
D
1
1
D
D
2
2
D
D
3
3
D
D
4
4
D
D
5
5
D
D
6
6
D
D
7
7
D
7
4
L
S
1
5
1
的真值表
3、集成数据选择器的扩展
D0 D7E
A0A
1A
2
Y
D0 D7E
A0A
1A
2
Y
&
A0
A1A
2A
3
D8 D15?D0 D7?=0
D0?D7
=1
D0?D7
1
用两片 74LS151构成十六选一数据选择器用两片 74LS151构成十六选一数据选择器
D0 D7G
A0A
1A
2
Y
D0 D7G
A0A
1A
2
Y
&
A0
A2A
2A
3
D8 D15?D0 D7?=1
D8?D15
=1
D8?D15
1
中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。
用中规模组件设计逻辑电路，可以减少连线、提高可靠性。
下面介绍用选择器和译码器设计组合逻辑电路的方法。
三、数据选择器的应用用数据选择器设计逻辑电路输入 输出
A 1 A 0 W
1 0
0 0 0 D 0
0 1 0 D 1
1 0 0 D 2
1 1 0 D 3
E
四选一选择器功能表
)()()()( 01312010 0101 AADAADAADAADW
时：0?E
类似三变量函数的表达式！
基本步骤确定数据选择器确定地址变量
2
1
ABCBACBAL
n个地址变量的数据选择器，
不需要增加门电路，最多可实现 n＋ 1个变量的函数。
3个变量，选用 4选
1数据选择器。
A1=A,A0=B
逻辑函数
1
选用 74LS153
2 74LS153有两个地址变量。
求 Di
3
（ 1）公式法函数的标准与或表达式：
10 3210
mmCmCm
ABCBACBAL
4选 1数据选择器输出信号的表达式：
33221100 DmDmDmDmY
比较 L和 Y，得：
10 3210 DDCDCD,、、
3
画连线图
4
C C 0 1 A B 0
Y
74 L S 15 3
D
0
D
1
D
2
D
3
A
1
A
0
ST
L
2
1
4
例,利用四选一选择器实现如下逻辑函数。
AGGARGARGARY
与四选一选择器输出的逻辑式比较
)()()()( 01312010 0101 AADAADAADAADW
可以令：
0AA?1AG?
RDD 10
RD?2
变换
）（）（）（ GAAGRAGRAGRY 1)(
13?D
D0 D1 D2 D3
A0
A1
WA
G
R
Y
“1”
E
接线图
74LS153
1
用 n位输入的数据选择器，可以产生任何一种输入变量数不大于 n+1的组合逻辑函数。
设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。
4.2.3 数据分配器由地址码决定将输入数据Ｄ送给哪
１路输出。
输 入 输出
A
1
A
0
Y
0
Y
1
Y
2
Y
3
D
0 0
0 1
1 0
1 1
D 0 0 0
0 D 0 0
0 0 D 0
0 0 0 D
真值表逻辑表达式地址变量输入数据
013012
011010
ADAYADAY
AADYAADY
一,1路 -4路数据分配器逻辑图
1 1
D
A 1 A 0
Y 0 Y 1 Y 2 Y 3
& & & &
013012
011010
ADAYADAY
AADYAADY
二,集成数据分配器及其应用
1、集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。
G
2B
G
1
G
2A
数据输出
1
Y
0
Y
1
Y
2
ST
C
74L S 138 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
D由 74LS138构成的 1路 -8路数据分配器数据输入端
G1=1
G2A=0
地址输入端
G
2B
G
1
G
2A
数据发送端 数据接收端选择控制端数据输入数据输出
1S
D
0
D
1
D
2
D
3
73 L S 15 1 Y
D
4
D
5
D
6
E N
D
7
A
2
A
1
A
0
Y
0
Y
1
Y
2
ST
C
74 L S 13 8 Y
3
Y
4
ST
A
Y
5
ST
B
Y
6
Y
7
A
2
A
1
A
0
2、数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统本节小结数据分配器的逻辑功能是将 1个输入数据传送到多个输出端中的 1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。
数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。
数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。
4.4 数值比较器比较器的分类：
（ 1）仅比较两个数是否相等。
（ 2）除比较两个数是否相等外，还要比较两个数的大小。
第一类的逻辑功能较简单，下面重点介绍 第二类 比较器。
一、一位数值比较器输入 输出
A B A>B A=B A<B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
功能表输入 输出
A B A>B A=B A<B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
BABA,“
ABBABA,“
BABA,“
A B
A>B A<BA=B
逻辑图 逻辑符号
A=B
A
B
二、多位数值比较器比较原则：
1,先从高位比起,高位大的数值一定大。
2,若高位相等,则再比较低位数,最终结果由低位的比较结果决定。
请根据这个原则设计一下,每位的比较 应包括几个输入、输出？
A,B两个多位数的比较,
Ai Bi
两个本位数
（ A>B） i-1
（ A=B） i-1
（ A<B） i-1
低位的比较结果
（ A>B） i
（ A=B） i
（ A<B） i
比较结果向高位输出输入 输出
A
i
B
i
(A> B)
i - 1
(A= B)
i - 1
(A< B)
i - 1
(A> B)
i
(A= B)
i
(A< B)
i
1 0 φ φ φ 1 0 0
0 1 φ φ φ 0 0 1
A
i
= B
i
输出 （ A > B ）
i
,（ A = B ）
i
和 （ A < B ）
i
分别等于 （ A > B ）
i - 1
、
（ A = B ）
i - 1
和 （ A < B ）
i - 1
每个比较环节的功能表三、集成数值比较器 （四位集成数值比较器 74LS85）
A3 B2 A2 A1 B1 A0
B0B3
B3 (A<B)L
(A=B)L
(A>B)L A<B A=B A<B GND
A0 B0B1A1A2B2A3UCC
低位比较结果 向高位输出
(A<B)L(A=B)L(A>B)L A<B A=B A<B
数值比较器的位数的扩展例：七位二进制数比较器。（采用两片 74LS85）
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A5
B5
A4
B4
0
0
A6
B6
（ A=B） L
（ A>B） L
（ A<B） L
A>B
A=B
A<B
A1
B1
A0
B0
A3
B3
A2
B2
（ A=B） L
0
1
0
74LS85 74LS85
高位 低位扩展方式：串联
16位并联数值比较器原理图 P155
例：设计三个四位数的比较器，可以对 A（ A0，
A1,A2,A3）,B（ B0,B1,B2,B3）,
C（ C0,C1,C2,C3） 进行比较，能判断：（ 1）三个数是否相等。（ 2）若不相等,A数是最大还是最小。
比较原则 （均是本位比较）
先将 A与 B比较，然后 A与 C比较，若
A=B A=C，则 A=B=C；
若 A>B A>C，则 A最大；
若 A<B A<C，则 A最小。
可以用两片 74LS85实现。
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
C1 C0C3 C2
（ A=B） L
（ A>B） L
（ A<B） L
A>
B
A=
B
A<
B
B1 B0B3 B2
（ A=B） L 11
A1 A0A3 A2
B1 B0B3 B2 A1 A0A3 A2B1 B0B3 B2 A1 A0A3 A2
A=B=CA最大 A最小
16位并联数值比较器原理图 P155
教学要求
理解串行加法器和并行加法器的工作原理。
掌握半加器和全加器的逻辑功能和电路组成。
重点、难点：
半加器和全加器的逻辑功能。
串行加法器和并行加法器电路的特点。
作业,P176 4.5.1
4.5 加法器
1 1 0 11 0 0 1
+
举例,A=1101,B=1001,计算 A+B
0
1
1
0
1
0
0
1
1
加法运算的基本规则,
（ 1）逢二进一。
（ 2）最低位是两个数最低位的相加，不需考虑进位。
（ 3）其余各位都是三个数相加，包括加数、
被加数和低位来的进位。
（ 4）任何位相加都产生两个结果：本位和、
向高位的进位。
1、半加器,半加运算不考虑从低位来的进位
A---加数； B---被加数； S---本位和；
C---进位。
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
真值表一、半加器和全加器
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
真值表
BABABAS
ABC?
逻辑图
A
B C
S
逻辑符号
= 1
&
A
B S
C
CO
2、全加器：
an---加数； bn---被加数； cn-1---低位的进位； sn---本位和； cn---进位。
逻辑状态表见下页相加过程中，既考虑加数、被加数又考虑低位的进位位。
a
n
b
n
c
n - 1
s
n
c
n
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
11 nnnnnn cbabacbabas nnnnn )()(
nnnnnnn bacbabac n 1)(
nnnnnnn bacbabac n 1)(
nn babas nn nn ba
nn babas nn
11 nn cscss n
nnnn bascc 1
半加和：
所以：
1nnnnnn )cbaba(c)bab(as nn1nnn
an
bn
cn-1
sn
cn
逻辑图 逻辑符号半加器半加器? 1
a
nbn
cn-1
sn
cnScn-1
s
c
CI CO
全加器 SN74LS183的管脚图
1
14
SN74H183
1an 1bn 1cn-11cn 1sn
2cn-1 2c
n 2sn2an 2bnVcc
GND
3、集成全加器实现多位二进制数相加的电路称为加法器 。
1,4位串行进位加法器二,多位数加法器构成,把 n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
C
3
S
3
C
2
S
2
C
1
S
1
C
0
S
0
C
0 - 1A
3
B
3
A
2
B
2
A
1
B
1
A
0
B
0
∑ CO
CI
CO
CI
∑ ∑ ∑CO
CI
CO
CI
CI
CI
CI
CI
CI
CI
CI
CI
特点,进位信号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器）
iii BAG? iii BAP进位生成项 进位传递条件
11)( iiiiiiiii CPGCBABAC
进位表达式
10012301231232332333
233
100120121221222
122
10010110111
011
10000
1000
CPPPPGPPPGPPGPGCPGC
CPS
CPPPGPPGPGCPGC
CPS
CPPGPGCPGC
CPS
CPGC
CPS
11 iiiiii CPCBAS
和表达式
4位超前进位加法器递推公式
S
0
S
1
S
2
S
3
C
3
C
0 -1
A
0
B
0
A
1
B
1
A
2
B
2
A
3
B
3
=1
&
&
≥ 1
P
0
G
0
P
1
G
1
P
2
G
2
P
3
G
3
≥ 1
≥ 1
=1
&
&
&
&
=1
&
&
&
C
0
C
1
C
2
≥ 1
&
&
=1
=1
=1
=1
&
=1
&
&
超前进位发生器
1 6 15 1 4 1 3 1 2 1 1 1 0 9
74L S 283
1 2 3 4 5 6 7 8
V
CC
B
2
A
2
S
2
B
3
A
3
S
3
C
3
TTL 加法器 74L S 283 引脚图
1 6 15 1 4 1 3 1 2 1 1 1 0 9
4008
1 2 3 4 5 6 7 8
V
DD
B
3
C
3
S
3
S
2
S
1
S
0
C
0 - 1
CM O S 加法器 4008 引脚图
A
3
B
2
A
2
B
1
A
1
B
0
A
0
V
SSS 1 B 1 A 1 S 0 B 0 A 0 C 0 - 1 G ND
A
15
~ A
12
B
15
~ B
12
A
11
~ A
8
B
11
~ B
8
A
7
~ A
4
B
7
~ B
4
A
3
~ A
0
B
3
~ B
0
S
15
S
14
S
13
S
12
S
11
S
10
S
9
S
8
S
7
S
6
S
5
S
4
S
3
S
2
S
1
S
0
4 位加法器 4 位加法器 4 位加法器 4 位加法器
C
15
C
11
C
7
C
3
C
0 -1
加法器的级连集成二进制
4
位超前进位加法器三、加法器的应用
1,8421 BCD码转换为余 3码
B C D 码 0 0 1 1
余 3 码
S
3
S
2
S
1
S
0
C
3
C
0 -1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
S
3
S
2
S
1
S
0
C
3
C
0 -1
A
3
A
2
A
1
A
0
B
3
B
2
B
1
B
0
=1 =1 =1 =1
被加数 / 被减数 加数 / 减数 加减控制
BCD码 +0011=余 3码
2、二进制并行加法 /减法器
C0-1＝ 0时,B?0=B，电路执行 A+B运算；当 C0-1＝ 1
时,B?1=B，电路执行 A
－ B=A+B+1运算。
本节小结能对两个 1位二进制数进行相加而求得和及进位的逻辑电路称为半加器 。
能对两个 1位二进制数进行相加并考虑低位来的进位,即相当于 3个 1位二进制数的相加,求得和及进位的逻辑电路称为全加器 。
实现多位二进制数相加的电路称为加法器 。 按照进位方式的不同,加法器分为串行进位加法器和超前进位加法器两种 。 串行进位加法器电路简单,但速度较慢,超前进位加法器速度较快,但电路复杂 。
加法器除用来实现两个二进制数相加外,还可用来设计代码转换电路,二进制减法器和十进制加法器等 。
其它组件,
SN74H183---四位串行进位全加器。
SN74283---四位超前进位全加器。
