6.1 试分析下图所示电路。
解,1）分析电路结构：该电路是由七个与非门及一个 JKFF组成，且 CP下降沿触发，属于米勒电路，输入信号 X1,X2，输出信号 Z。
3)状态转移表：
状态转移图：
4)逻辑功能：
实现串行二进制加法运算。 X1X2为被加数和加数,Qn为低位来的进位,Qn+1表示向高位的进位。且电路每来一个 CP，实现一次加法运算，即状态转换一次。
例如 X1=110110,X2=110100，
则运算如下表所示,LSB?MSB
6.2 试作出 101序列检测器的状态图。该同步电路有一根输入线 X，一根输出线 Z，对应于输入序列 101的最后一个,1”，输出 Z=1，其余情况下输出为,0”。
(1) 101序列可以重叠，例如：
(2) 101序列不可以重叠，例如：
X,010101101
Z,000101001
X,0101011010
Z,0001000010
(1) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(1)的示意图
S0：起始状态，准备检测。
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测定义状态：
题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
可导出原始状态转移表：
S1和 S3是等价状态，
可以合并为一个状态。
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S1和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/1
1/0
S0：准备；
S1：收到 1；
S2,10；
(2) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(2)的示意图
S0：起始状态，准备检测。
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(不可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
可导出原始状态转移表：
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/11/0
S0：连续收到 101；准备；
S1,1；
S2,10；
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
11
0
1
1
0
C
D
A
B
XX
Z (t )
0DD
0BC
0CB
0AA
00
N (t )
S (t )
6.3 对下列原始状态表进行化简：
解,1）列隐含表：
×
× AD
BC × ×
2）再比较所有的等价类为,(A,D),(B,C)。
a b
3）列最小化状态表为：
(b) 解,1）画隐含表：
2）再比较,AC,BD,EG,HF,之间互为等价隐含条件，所以分别等价。
(A,C),(B,D),(E,G),(H,F)
a b e f
3)列最小化状态表：
6.4 试画出用 MSI移存器 74194构成 8位串行?并行码的转换电路（用 3片 74194或 2片 74194和一个 D
触发器）。
解,1）用 3片 74194：
2）用 2片 74194和一个 D触发器状态转移表同上。
3）用 2片 74194和一个 D触发器
4) 触发器输出作 Q4’
6.5试画出 74194构成 8位并行?串行码的转换电路状态转移表：
Q0' Q1' Q2' Q3' Q4' Q5' Q6' Q7' Q8' M 0 M 1 操 作启动 1 1 准备并入
CP1? 0 D0' D1' D2' D3' D4' D5' D6' D7' 10准备右移
CP2? 1 0 D0' D1' D2' D3' D4' D5' D6' 10准备右移
CP3? 1 1 0 D0' D1' D2' D3' D4' D5' 10准备右移
CP4? 1 1 1 0 D0' D1' D2' D3' D4' 10准备右移
CP5? 1 1 1 1 0 D0' D1' D2' D3' 10准备右移
CP6? 1 1 1 1 1 0 D0' D1' D2' 1 0 准备右移
CP7? 1 1 1 1 1 1 0 D0' D1' 1 0 准备右移
CP8? 1 1 1 1 1 1 1 0 D0' 1 1 准备并入
Q7Q6Q5Q4Q3Q2Q1Q0
准备并入1 10111111CP7↑
准备右移1 0011111CP6↑
准备右移1 001111CP5↑
准备右移1 00111CP4↑
准备右移1 0011CP3↑
准备右移1 001CP2↑
准备右移1 00CP1↑
准备并入1 1启动下一操作M0 M1
ⅡⅠ
D0′ D4′D2′ D3′ D5′D1′ D6′
D0′ D4′D2′ D3′ D5′D1′
D0′ D4′D2′ D3′D1′
D0′ D2′ D3′D1′
D0′ D2′D1′
D0′ D1′
D0′
方法二：触发器输出作 Q4’ M1 D
0 Q3’
1 D3’D=?M1Q3’+M1D3’
方法二：触发器输出作 Q4’
启动
M1 Q0 Q1 Q2 Q3
M0?CR
DSR 74194(1) DSL
>CP D0 D1 D2 D3
M1 Q0 Q1 Q2 Q3
M0?CR
DSR 74194(2) DSL
>CP D0 D1 D2 D3
DQ
>C1
R?Q
1 1
CR
CP
Q0’ Q1’Q2’ Q3’ Q4’ Q5’ Q6’ Q7’ Q8’
0 D0’ D1’ D2’
1
1
D3’
1
D4’ D5’D6’ D7’
串行输出功能,具有自启动能力的Ｍ＝６的同步加法计数器。
6.8分析图 P6.8电路，画出其全状态转移图并说明能否自启动。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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B
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F i l e,E,\ D e s i gn E xp l o r e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n \ M y D e s i g n,d dbD r a w n B y,
1J
C1
1K
1J
C1
1K
1J
C1
1K
CP
Q
Q Q
1
2 3
图 P 6.8
解,(1)分析电路结构
(2)写出四组方程
① 时钟方程
② 各触发器的激励方程
③ 各触发器的次态方程
CP1 = CP2 = CP； CP3 = Q1
K2 = 1
J1 = 1 ；
Q2nK3 = J3 = 1 ；
Q3nJ2 = ；
Q2nK1 =
④ 电路的输出方程,无
Qn+1=[ Qn + ]· Q13 3 2Qn
Qn+1=[ Qn ]· CP2 3 2Qn
Qn+1=[ Qn + ]· CP1 1 2Qn
(3)作状态转移表、状态转移图次态方程卡诺图
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
Q1n+1=[?Q1n+Q2nQ1n]·CP?,
Q2n+1=[?Q3n?Q2n]·CP?,
Q3n+1=[?Q3n+Q2nQ3n]·Q1?,
1
1 1 1
序号 Q 3 Q 2 Q 1
0
1
2
3
4
0 0 0
0 1 1
0 0 1
1 1 0
1 0 1
偏离状态
010? 001
100? 101
111? 1 0 1
状态转移表
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
1
1 1 1
Q3Q2Q1
图 P6.8的 状态转移图
000
偏离状态有效循环
011 001
110101 010
100 111
(4)电路的逻辑功能描述逻辑功能,该电路是一个 M=5的具有自启动性的异步计数器解,所设计电路应为 Mealy型。有输入控制信号 X。
1)列状态转移表：
1)列状态转移表偏离态输出按任意项处理。
2) 求激励方程：
本题未求具有自启动性，所以可不检查自启动性，但必须有预置端，使计数器能进入有效循环。
3）画电路图：
6.11试用 JKFF设计符合图 6.11波形，并且具备自启动性的同步计数电路。
解,1）根据波形列状态转移表解,1）根据波形列状态转移表
2) 根据状态转移表知：有 6个有效状态和 2个偏离态，偏离态的输出先按任意项处理，由此可得次态方程卡诺图为：
在上面卡诺圈的圈法下，检查自启动性：
偏离态 001的次态为
110，偏离态 111的次态是 101，两个偏离态都能进入有效循环，
因此,以此圈法设计的电路具有自启动性。
3) 电路图和状态转移图略。
解,(1) 异步二进制加法计数器四位 异步二进制加法计数器的波形：
(2)在 (1)的基础上用复,0”法构成 M=12的加法计数器。
反馈函数：
M=12的 加法计数器的波形：
解,（ 1）异步二进制减法计数器四位 异步二进制减法计数器,
（ 2）在（ 1）的基础上用复,0”法构成 M=13
的异步计数器。
反馈函数：
M=13的异步计数器的波形：
习题 6.14 用 DFF和适当门电路实现题图 P4.14
的输出波形 Z。提示,先用 DFF构成 M=5的计数器再用 Q3? Q2? Q1和 CP设计一组合网络实现输出波形。
解：分析题图 P4.14的输出波形 Z
2）列真值表
6.15 试用 DFF和与非门实现图 6.15“待设计电路”。
要求发光二极管前 3s亮，后 2s暗，如此周期性重复。
解：即产生序列信号 11100。用移存型序列信号发生器实现，状态转移表为：
检查自启动性,000?001?,010?101?011?,三个偏离态都能进入有效循环，所以具有自启动性。
D1的卡诺图为：
6.16 试写出图 6.16中各电路的状态转移表。
习题 6.17 写出图 P6.17电路的状态转移表及模长 M=？。
Q3 Q2 Q1 Q0
0 0 0 0
解：
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1M = 8
6.18 试分析图 P6.18电路能实现 M=？的分频。
解,CP1=CP,CP2=Q3（ 1）
分析,M= 7× 8 + 4=60 (方法一 )
分析,方法二讨论,
1片由 0111→1000 时,对 2片产生一个进位信号。
所以,总模长,M=7× 8+4=56+4=60。
讨论,
1片每 1６个脉冲对 2片产生一个进位信号。
所以,总模长 =(4C)16,即,M=4× 16+12=64+12=76。
6.19试用 74161设计循环顺序为
0,1,2,3,4,5,10,11,12,13,14,15,0,1… 的模长为 12的计数电路。
解,思路：当计数计到 5时，让其置数为 10。反馈状态为 0101。
为了使其具有自启动性，
将?Q3,?Q1
接入与非门。
6.20 试用 74161设计能按 8421BCD译码显示的 0~59计数的 60分频电路。
解：思路：先将两片 74161分别接成 M=10和 M=6
的形式，再让两者级联，实现 M=6?10=60。
74161采用异步置,0” 法实现 M=60的计数器
74161采用同步置,0” 法实现 M=60的计数器
6.21 试用 TFF实现符合下述编码表的电路。
列各激励函数卡诺图：
T3=Q1Q0 T2=Q1Q0+Q3?Q2
T1=Q0 T0=Q1+Q2?Q0+?Q3Q2
6.22 试分析图 6.22（ a）（ b） 2个计数器的分频比为多少？
解：（ a） J=?Q3,K=Q3。状态转移表,
M=12
1 2 3 4 5 6
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B
C
D
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D
C
B
A
T i t l e
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T
P
L
Q
74161
Q
CC
D
3 2 1 0
Q Q Q
D
3 2 1 0
D D D
CR
CP
T
P
L
Q
74161
Q
CC
D
3 2 1 0
Q Q Q
D
3 2 1 0
D D D
CR
CP
(1 )
(2 )
1
1
1
1
0 0
0
1
CP
Z
6.22 试分析图 P6.22(b)计数器的分频比为多少？
（ b） （方法一）
M=M1× M2=63
方法二：
观察电路，可发现电路连接是按置最小数方式实现 M1和 M2计数器的模长。其中,74161的模长 N=16，
M1=N-最小数 =16-9=7,M2=N-最小数 =16-7=9。
M=M1·M2=7× 9=63
LD1
Q4
Q5
Q6
Q7
CP
Q0
Q1
Q2
Q3
6.23 试说明图 6.23电路的模值为多少，并画出
74160（ Ⅰ ）的 Q0,Q1,Q2,Q3端,74160（ Ⅱ ）
的 Q0和?RD端的波形，至少画出一个周期。
解,M=15
6.24 试写出图 6.24中各电路的状态编码表及模长。
暂态
6.25 试用 7490设计用 8421BCD编码的模 7计数器。
（ 1）用 R01,R02作反馈端；
（ 2）用 S91,S92作反馈端。
解：（ 1）
（ 2）
6.26 试用 7490设计用 5421BCD编码的模 7
计数器。
（ 1）用 R01,R02作反馈端；
（ 2）用 S91,S92作反馈端。
解,（ 1）
（ 2）
6.27 写出图 6.27分频电路的模长解,M1=6,M2=8 电路的模长应为 6和 8的最小公倍数 24，即 M=24。
6.28 写出图 6.28的模长及第一个状态和最后一个状态。
解,M1=7,M2=8 电路的模长应为 7和 8的最小公倍数 56，即 M=56。
6.29 图 6.29是串入、并入 — 串出 8位移存器 74165的逻辑符号。试用 74165设计一个并行 — 串行转换电路，
它连续不断地将并行输入的 8位数据转换成串行输出，
即当一组数据串行输出完毕时，立即装入一组新的数据。所用器件不限，试设计出完整的电路。
解,S/L=1 右移。
S/L=0 置数。
6.30 电路如图 6.30所示，试写出其编码表及模长并说明理由。
解,M=10，因为反馈状态为 1100，在
8421BCD码中不会出现。所以模长仍为 10。
6.31 现用信号为 f1=100Hz的矩形波，试用两块
7490将该信号变换成 f0=2Hz的方波。
解,M1=5（ 8421BCD） M2=10（ 5421BCD）
或
6.32 试用一片 7490和一个 JKFF构成 M=12的分频电路。并要求该电路的第一状态为 0001。
解：思路：本题的第一状态为,0001”，没有
,0000”状态，而对于 7490芯片来说它只能清零和置,9”，不能置,0001”状态；一位 JKFF可以构成 M=2的计数器，并可以清,0”和置,1”。
为了获得,0001”的第一状态，必须将 JKFF放在前面,7490芯片放在后面，然后将两者异步级联构成 M=20的计数器，取 13的二进制码
（ 01101） 2为反馈状态。当二进制码为（ 01101）
2时,JKFF被置成,1”,7490被置成,0000”状态。其转移表为：
6.33 在上题中，若要求其输出为 8421BCD译码显示时，即计数状态为 01,02,…,11,12编码。试再用一片 7490和一个 JKFF实现电路。
解：状态转移表为,其中 Q
4用来显示十位,Q3Q2Q1Q0用来显示个位。从状态转移表中可以看出 Q4Q3Q2Q1
位 5421BCD码，因此将
7490接成 5421BCD码的形式。 Q4Q3Q2Q1Q0的反馈状态为 10011。
6.34 试用一片 7490和一片八选一数据选择器
74151实现图 6.14输出波形 Z。
解：
6.35 用 DFF设计移存型序列信号发生器，要求产生的序列信号为 (1) 11110000… ；
解：① 求触发器的级数
1lo glo g 22 MnM
得 n = 3 。
② 列状态转移表
M=8，由
111
111
模数状态转移路线Q1Q2Q3
M=1
×
Q4 Q3 Q2 Q1 状态转移路线 模数 D1
1 1 1 1 0
1 1 1 0 0
1 1 0 0 0
1 0 0 0 0
0 0 0 0 1
0 0 0 1 1
0 0 1 1 1
0 1 1 1 1
1 1 1 1
M=8
√
③ 取 n=4，列状态转移表及相应 D1的值。
④ 求激励函数 D1
Q4Q
3
Q2Q1
010
00?011
101
11100
10110100
D1
D1 = Q4
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 3- A p r - 20 02 S he e t o f
F i l e,E,\ D e s i gn E xp l o r e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n \ M y D e s i g n,d dbD r a w n B y,
1D
C1S
1D
C1S
1D
C1S
Q Q Q
123
CP
1D
C1S
Q
4
⑤ 画电路图
D0=Q3 + Q2Q1
检测自启动：
0010→0101→1011→0111√
0110→1101→1010→0101√ 0100→1001→0010√
（ 2）状态转移表为：
6.36 试用 DFF设计一个序列信号发生器。使该电路产生序列信号 1110100… 。
解：状态转移表为：
6.37 试用 JKFF设计循环长度 M=12的序列信号发生器。
解：该题要求设计一个已知序列长度的序列信号发生器，可以用修改最长线性序列的方法得到：取
n=4,M=2n-1=15的最长线性序列：
111100010011010，将其左移 3（ 15-12=3）位，
再与本身相异或：
异或结果中寻找,1”后面接 n-1个 0的码，对应到原始序列得到的码为 0001，所以反馈状态为
Q4?Q3?Q2 Q1。修改反馈函数为：
此时产生的序列为,111100011010（跳过了原序列 0001后面的 001的 3位）
6.38 分析图 6.38电路，试写出其编码表及模长。
因此 M=10。
6.39试写出图 6.39的 74194输出端的编码表及数据选择器输出端 F处的序列信号。
F处的序列为,0100001011。
习题 6.40 写出图 P6.40中 74161输出端的状态编码及 74151输出端产生的序列信号。
解,1)求计数器的模长
M=10
2)求 74151的数据端
D0= D1=1 ；
D2= D5= D6= D7=0 ；
D3= Q0 ； D4=Q0 。
3) 列真值表 4) 求序列码
F=1111000110
6.41 试写出图 P6.14中 74194输出 Q0 处的序列信号。
解：
Q0=1,01110100110001,01…
=14
6.42 用 74194设计序列发生器产生序列信号,
(1) 1110010,…;
(2)101101,… 。
解,1110010,1110010
DSR=Q2Q1+ Q2Q1+ Q1Q0
（ 2） 101101,… DSR=Q0+Q1=Q1Q0
检查自启动,
00→01
6.43 试用 74161,74151及少量与非门实现如下功能,当 S=0时,产生序列 1011010;当 S=1时,产生序列 1110100。
解,S=0,序列为,1 0 1 1 0 1 0
S=1,序列为,1 1 1 0 1 0 0
D0D1D2D3D4D5D6
M=7
6.44 用 74161,74151及若干与非门设计一电路同时输出两个不同的序列信号 Z1=111100010,和
Z2=101110001（不另加控制信号）。
解,Z1=111100010 M=9
Z2=101110001 M=9
111100010,111100010
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
检查自启动,
0000→0001 √
0011→0110→1101→1010→0101 √
1001→0011 √
提问,如果 Z1=111100010 M=9
将 Z2信号改为 ;Z2=101110000 M=9
电路如何设计?
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
74151芯片的数据端为,
D0=D1=D4=1
D2=D3=D5=D6=0
D7=Q3
提问,如果 Z1=111100010 M=9
将 Z2信号改为 ;Z2=001110001 M=9
电路如何设计?
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
74151芯片的数据端为,
D0=D1=D4=1
D2=D3=D5=D6=0
D7=Q3
解,1）分析电路结构：该电路是由七个与非门及一个 JKFF组成，且 CP下降沿触发，属于米勒电路，输入信号 X1,X2，输出信号 Z。
3)状态转移表：
状态转移图：
4)逻辑功能：
实现串行二进制加法运算。 X1X2为被加数和加数,Qn为低位来的进位,Qn+1表示向高位的进位。且电路每来一个 CP，实现一次加法运算，即状态转换一次。
例如 X1=110110,X2=110100，
则运算如下表所示,LSB?MSB
6.2 试作出 101序列检测器的状态图。该同步电路有一根输入线 X，一根输出线 Z，对应于输入序列 101的最后一个,1”，输出 Z=1，其余情况下输出为,0”。
(1) 101序列可以重叠，例如：
(2) 101序列不可以重叠，例如：
X,010101101
Z,000101001
X,0101011010
Z,0001000010
(1) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(1)的示意图
S0：起始状态，准备检测。
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测定义状态：
题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/01/0
0/0
可导出原始状态转移表：
S1和 S3是等价状态，
可以合并为一个状态。
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S2 S1 0 0
S1和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/1
1/0
S0：准备；
S1：收到 1；
S2,10；
(2) 解：① 输入变量为 X、输出变量为 Z；
检测器
X
CP
Z
题 6.2(2)的示意图
S0：起始状态，准备检测。
S1：电路收到一个 1；
S2：电路连续收到 10；
S3：电路连续收到 101；准备重新检测题 6.2(1) 的原始状态转移图状态
X/Z检测序列 101(不可重叠 )状态转移图
S0：准备；
S1,1；
S2,10；
S3,101；
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
可导出原始状态转移表：
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2 S3
1/0 0/0 1/1
0/0
0/0
1/0
1/0 0/0
S0和 S3是等价状态，
可以合并为一个状态。
S0 S1 S2
1/0 0/0
0/0
0/0
1/11/0
S0：连续收到 101；准备；
S1,1；
S2,10；
S（ t） N（ t） Z（ t）
X=0 X=1 X=0 X=1
S0 S0 S1 0 0
S1 S2 S1 0 0
S2 S0 S3 0 1
S3 S0 S1 0 0
11
0
1
1
0
C
D
A
B
XX
Z (t )
0DD
0BC
0CB
0AA
00
N (t )
S (t )
6.3 对下列原始状态表进行化简：
解,1）列隐含表：
×
× AD
BC × ×
2）再比较所有的等价类为,(A,D),(B,C)。
a b
3）列最小化状态表为：
(b) 解,1）画隐含表：
2）再比较,AC,BD,EG,HF,之间互为等价隐含条件，所以分别等价。
(A,C),(B,D),(E,G),(H,F)
a b e f
3)列最小化状态表：
6.4 试画出用 MSI移存器 74194构成 8位串行?并行码的转换电路（用 3片 74194或 2片 74194和一个 D
触发器）。
解,1）用 3片 74194：
2）用 2片 74194和一个 D触发器状态转移表同上。
3）用 2片 74194和一个 D触发器
4) 触发器输出作 Q4’
6.5试画出 74194构成 8位并行?串行码的转换电路状态转移表：
Q0' Q1' Q2' Q3' Q4' Q5' Q6' Q7' Q8' M 0 M 1 操 作启动 1 1 准备并入
CP1? 0 D0' D1' D2' D3' D4' D5' D6' D7' 10准备右移
CP2? 1 0 D0' D1' D2' D3' D4' D5' D6' 10准备右移
CP3? 1 1 0 D0' D1' D2' D3' D4' D5' 10准备右移
CP4? 1 1 1 0 D0' D1' D2' D3' D4' 10准备右移
CP5? 1 1 1 1 0 D0' D1' D2' D3' 10准备右移
CP6? 1 1 1 1 1 0 D0' D1' D2' 1 0 准备右移
CP7? 1 1 1 1 1 1 0 D0' D1' 1 0 准备右移
CP8? 1 1 1 1 1 1 1 0 D0' 1 1 准备并入
Q7Q6Q5Q4Q3Q2Q1Q0
准备并入1 10111111CP7↑
准备右移1 0011111CP6↑
准备右移1 001111CP5↑
准备右移1 00111CP4↑
准备右移1 0011CP3↑
准备右移1 001CP2↑
准备右移1 00CP1↑
准备并入1 1启动下一操作M0 M1
ⅡⅠ
D0′ D4′D2′ D3′ D5′D1′ D6′
D0′ D4′D2′ D3′ D5′D1′
D0′ D4′D2′ D3′D1′
D0′ D2′ D3′D1′
D0′ D2′D1′
D0′ D1′
D0′
方法二：触发器输出作 Q4’ M1 D
0 Q3’
1 D3’D=?M1Q3’+M1D3’
方法二：触发器输出作 Q4’
启动
M1 Q0 Q1 Q2 Q3
M0?CR
DSR 74194(1) DSL
>CP D0 D1 D2 D3
M1 Q0 Q1 Q2 Q3
M0?CR
DSR 74194(2) DSL
>CP D0 D1 D2 D3
DQ
>C1
R?Q
1 1
CR
CP
Q0’ Q1’Q2’ Q3’ Q4’ Q5’ Q6’ Q7’ Q8’
0 D0’ D1’ D2’
1
1
D3’
1
D4’ D5’D6’ D7’
串行输出功能,具有自启动能力的Ｍ＝６的同步加法计数器。
6.8分析图 P6.8电路，画出其全状态转移图并说明能否自启动。
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 3- A p r - 20 02 S he e t o f
F i l e,E,\ D e s i gn E xp l o r e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n \ M y D e s i g n,d dbD r a w n B y,
1J
C1
1K
1J
C1
1K
1J
C1
1K
CP
Q
Q Q
1
2 3
图 P 6.8
解,(1)分析电路结构
(2)写出四组方程
① 时钟方程
② 各触发器的激励方程
③ 各触发器的次态方程
CP1 = CP2 = CP； CP3 = Q1
K2 = 1
J1 = 1 ；
Q2nK3 = J3 = 1 ；
Q3nJ2 = ；
Q2nK1 =
④ 电路的输出方程,无
Qn+1=[ Qn + ]· Q13 3 2Qn
Qn+1=[ Qn ]· CP2 3 2Qn
Qn+1=[ Qn + ]· CP1 1 2Qn
(3)作状态转移表、状态转移图次态方程卡诺图
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
Q1n+1=[?Q1n+Q2nQ1n]·CP?,
Q2n+1=[?Q3n?Q2n]·CP?,
Q3n+1=[?Q3n+Q2nQ3n]·Q1?,
1
1 1 1
序号 Q 3 Q 2 Q 1
0
1
2
3
4
0 0 0
0 1 1
0 0 1
1 1 0
1 0 1
偏离状态
010? 001
100? 101
111? 1 0 1
状态转移表
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
Q2nQ1n
Q3n 00 01 11 10
0
0 1 1 0 1 1 1
1
1 1 1 1 1
Q3n+1 Q2n+1 Q1n+1
1
1 1 1
Q3Q2Q1
图 P6.8的 状态转移图
000
偏离状态有效循环
011 001
110101 010
100 111
(4)电路的逻辑功能描述逻辑功能,该电路是一个 M=5的具有自启动性的异步计数器解,所设计电路应为 Mealy型。有输入控制信号 X。
1)列状态转移表：
1)列状态转移表偏离态输出按任意项处理。
2) 求激励方程：
本题未求具有自启动性，所以可不检查自启动性，但必须有预置端，使计数器能进入有效循环。
3）画电路图：
6.11试用 JKFF设计符合图 6.11波形，并且具备自启动性的同步计数电路。
解,1）根据波形列状态转移表解,1）根据波形列状态转移表
2) 根据状态转移表知：有 6个有效状态和 2个偏离态，偏离态的输出先按任意项处理，由此可得次态方程卡诺图为：
在上面卡诺圈的圈法下，检查自启动性：
偏离态 001的次态为
110，偏离态 111的次态是 101，两个偏离态都能进入有效循环，
因此,以此圈法设计的电路具有自启动性。
3) 电路图和状态转移图略。
解,(1) 异步二进制加法计数器四位 异步二进制加法计数器的波形：
(2)在 (1)的基础上用复,0”法构成 M=12的加法计数器。
反馈函数：
M=12的 加法计数器的波形：
解,（ 1）异步二进制减法计数器四位 异步二进制减法计数器,
（ 2）在（ 1）的基础上用复,0”法构成 M=13
的异步计数器。
反馈函数：
M=13的异步计数器的波形：
习题 6.14 用 DFF和适当门电路实现题图 P4.14
的输出波形 Z。提示,先用 DFF构成 M=5的计数器再用 Q3? Q2? Q1和 CP设计一组合网络实现输出波形。
解：分析题图 P4.14的输出波形 Z
2）列真值表
6.15 试用 DFF和与非门实现图 6.15“待设计电路”。
要求发光二极管前 3s亮，后 2s暗，如此周期性重复。
解：即产生序列信号 11100。用移存型序列信号发生器实现，状态转移表为：
检查自启动性,000?001?,010?101?011?,三个偏离态都能进入有效循环，所以具有自启动性。
D1的卡诺图为：
6.16 试写出图 6.16中各电路的状态转移表。
习题 6.17 写出图 P6.17电路的状态转移表及模长 M=？。
Q3 Q2 Q1 Q0
0 0 0 0
解：
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1M = 8
6.18 试分析图 P6.18电路能实现 M=？的分频。
解,CP1=CP,CP2=Q3（ 1）
分析,M= 7× 8 + 4=60 (方法一 )
分析,方法二讨论,
1片由 0111→1000 时,对 2片产生一个进位信号。
所以,总模长,M=7× 8+4=56+4=60。
讨论,
1片每 1６个脉冲对 2片产生一个进位信号。
所以,总模长 =(4C)16,即,M=4× 16+12=64+12=76。
6.19试用 74161设计循环顺序为
0,1,2,3,4,5,10,11,12,13,14,15,0,1… 的模长为 12的计数电路。
解,思路：当计数计到 5时，让其置数为 10。反馈状态为 0101。
为了使其具有自启动性，
将?Q3,?Q1
接入与非门。
6.20 试用 74161设计能按 8421BCD译码显示的 0~59计数的 60分频电路。
解：思路：先将两片 74161分别接成 M=10和 M=6
的形式，再让两者级联，实现 M=6?10=60。
74161采用异步置,0” 法实现 M=60的计数器
74161采用同步置,0” 法实现 M=60的计数器
6.21 试用 TFF实现符合下述编码表的电路。
列各激励函数卡诺图：
T3=Q1Q0 T2=Q1Q0+Q3?Q2
T1=Q0 T0=Q1+Q2?Q0+?Q3Q2
6.22 试分析图 6.22（ a）（ b） 2个计数器的分频比为多少？
解：（ a） J=?Q3,K=Q3。状态转移表,
M=12
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
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B
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T
P
L
Q
74161
Q
CC
D
3 2 1 0
Q Q Q
D
3 2 1 0
D D D
CR
CP
T
P
L
Q
74161
Q
CC
D
3 2 1 0
Q Q Q
D
3 2 1 0
D D D
CR
CP
(1 )
(2 )
1
1
1
1
0 0
0
1
CP
Z
6.22 试分析图 P6.22(b)计数器的分频比为多少？
（ b） （方法一）
M=M1× M2=63
方法二：
观察电路，可发现电路连接是按置最小数方式实现 M1和 M2计数器的模长。其中,74161的模长 N=16，
M1=N-最小数 =16-9=7,M2=N-最小数 =16-7=9。
M=M1·M2=7× 9=63
LD1
Q4
Q5
Q6
Q7
CP
Q0
Q1
Q2
Q3
6.23 试说明图 6.23电路的模值为多少，并画出
74160（ Ⅰ ）的 Q0,Q1,Q2,Q3端,74160（ Ⅱ ）
的 Q0和?RD端的波形，至少画出一个周期。
解,M=15
6.24 试写出图 6.24中各电路的状态编码表及模长。
暂态
6.25 试用 7490设计用 8421BCD编码的模 7计数器。
（ 1）用 R01,R02作反馈端；
（ 2）用 S91,S92作反馈端。
解：（ 1）
（ 2）
6.26 试用 7490设计用 5421BCD编码的模 7
计数器。
（ 1）用 R01,R02作反馈端；
（ 2）用 S91,S92作反馈端。
解,（ 1）
（ 2）
6.27 写出图 6.27分频电路的模长解,M1=6,M2=8 电路的模长应为 6和 8的最小公倍数 24，即 M=24。
6.28 写出图 6.28的模长及第一个状态和最后一个状态。
解,M1=7,M2=8 电路的模长应为 7和 8的最小公倍数 56，即 M=56。
6.29 图 6.29是串入、并入 — 串出 8位移存器 74165的逻辑符号。试用 74165设计一个并行 — 串行转换电路，
它连续不断地将并行输入的 8位数据转换成串行输出，
即当一组数据串行输出完毕时，立即装入一组新的数据。所用器件不限，试设计出完整的电路。
解,S/L=1 右移。
S/L=0 置数。
6.30 电路如图 6.30所示，试写出其编码表及模长并说明理由。
解,M=10，因为反馈状态为 1100，在
8421BCD码中不会出现。所以模长仍为 10。
6.31 现用信号为 f1=100Hz的矩形波，试用两块
7490将该信号变换成 f0=2Hz的方波。
解,M1=5（ 8421BCD） M2=10（ 5421BCD）
或
6.32 试用一片 7490和一个 JKFF构成 M=12的分频电路。并要求该电路的第一状态为 0001。
解：思路：本题的第一状态为,0001”，没有
,0000”状态，而对于 7490芯片来说它只能清零和置,9”，不能置,0001”状态；一位 JKFF可以构成 M=2的计数器，并可以清,0”和置,1”。
为了获得,0001”的第一状态，必须将 JKFF放在前面,7490芯片放在后面，然后将两者异步级联构成 M=20的计数器，取 13的二进制码
（ 01101） 2为反馈状态。当二进制码为（ 01101）
2时,JKFF被置成,1”,7490被置成,0000”状态。其转移表为：
6.33 在上题中，若要求其输出为 8421BCD译码显示时，即计数状态为 01,02,…,11,12编码。试再用一片 7490和一个 JKFF实现电路。
解：状态转移表为,其中 Q
4用来显示十位,Q3Q2Q1Q0用来显示个位。从状态转移表中可以看出 Q4Q3Q2Q1
位 5421BCD码，因此将
7490接成 5421BCD码的形式。 Q4Q3Q2Q1Q0的反馈状态为 10011。
6.34 试用一片 7490和一片八选一数据选择器
74151实现图 6.14输出波形 Z。
解：
6.35 用 DFF设计移存型序列信号发生器，要求产生的序列信号为 (1) 11110000… ；
解：① 求触发器的级数
1lo glo g 22 MnM
得 n = 3 。
② 列状态转移表
M=8，由
111
111
模数状态转移路线Q1Q2Q3
M=1
×
Q4 Q3 Q2 Q1 状态转移路线 模数 D1
1 1 1 1 0
1 1 1 0 0
1 1 0 0 0
1 0 0 0 0
0 0 0 0 1
0 0 0 1 1
0 0 1 1 1
0 1 1 1 1
1 1 1 1
M=8
√
③ 取 n=4，列状态转移表及相应 D1的值。
④ 求激励函数 D1
Q4Q
3
Q2Q1
010
00?011
101
11100
10110100
D1
D1 = Q4
1 2 3 4 5 6
A
B
C
D
654321
D
C
B
A
T i t l e
N u m b e r R e vi s i o nS i z e
B
D a t e,1 3- A p r - 20 02 S he e t o f
F i l e,E,\ D e s i gn E xp l o r e r 9 9 S E \ L i br a r y \ Y a n gH e ng X i n \ M y D e s i g n,d dbD r a w n B y,
1D
C1S
1D
C1S
1D
C1S
Q Q Q
123
CP
1D
C1S
Q
4
⑤ 画电路图
D0=Q3 + Q2Q1
检测自启动：
0010→0101→1011→0111√
0110→1101→1010→0101√ 0100→1001→0010√
（ 2）状态转移表为：
6.36 试用 DFF设计一个序列信号发生器。使该电路产生序列信号 1110100… 。
解：状态转移表为：
6.37 试用 JKFF设计循环长度 M=12的序列信号发生器。
解：该题要求设计一个已知序列长度的序列信号发生器，可以用修改最长线性序列的方法得到：取
n=4,M=2n-1=15的最长线性序列：
111100010011010，将其左移 3（ 15-12=3）位，
再与本身相异或：
异或结果中寻找,1”后面接 n-1个 0的码，对应到原始序列得到的码为 0001，所以反馈状态为
Q4?Q3?Q2 Q1。修改反馈函数为：
此时产生的序列为,111100011010（跳过了原序列 0001后面的 001的 3位）
6.38 分析图 6.38电路，试写出其编码表及模长。
因此 M=10。
6.39试写出图 6.39的 74194输出端的编码表及数据选择器输出端 F处的序列信号。
F处的序列为,0100001011。
习题 6.40 写出图 P6.40中 74161输出端的状态编码及 74151输出端产生的序列信号。
解,1)求计数器的模长
M=10
2)求 74151的数据端
D0= D1=1 ；
D2= D5= D6= D7=0 ；
D3= Q0 ； D4=Q0 。
3) 列真值表 4) 求序列码
F=1111000110
6.41 试写出图 P6.14中 74194输出 Q0 处的序列信号。
解：
Q0=1,01110100110001,01…
=14
6.42 用 74194设计序列发生器产生序列信号,
(1) 1110010,…;
(2)101101,… 。
解,1110010,1110010
DSR=Q2Q1+ Q2Q1+ Q1Q0
（ 2） 101101,… DSR=Q0+Q1=Q1Q0
检查自启动,
00→01
6.43 试用 74161,74151及少量与非门实现如下功能,当 S=0时,产生序列 1011010;当 S=1时,产生序列 1110100。
解,S=0,序列为,1 0 1 1 0 1 0
S=1,序列为,1 1 1 0 1 0 0
D0D1D2D3D4D5D6
M=7
6.44 用 74161,74151及若干与非门设计一电路同时输出两个不同的序列信号 Z1=111100010,和
Z2=101110001（不另加控制信号）。
解,Z1=111100010 M=9
Z2=101110001 M=9
111100010,111100010
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
检查自启动,
0000→0001 √
0011→0110→1101→1010→0101 √
1001→0011 √
提问,如果 Z1=111100010 M=9
将 Z2信号改为 ;Z2=101110000 M=9
电路如何设计?
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
74151芯片的数据端为,
D0=D1=D4=1
D2=D3=D5=D6=0
D7=Q3
提问,如果 Z1=111100010 M=9
将 Z2信号改为 ;Z2=001110001 M=9
电路如何设计?
D0=Q3Q2+Q3Q2+Q2Q0
=Q3Q2 Q3Q2 Q2Q0
74151芯片的数据端为,
D0=D1=D4=1
D2=D3=D5=D6=0
D7=Q3
