6.5 计数器一?计数器的概念
1,什么叫计数?
计数,统计脉冲的个数。
2,什么叫计数器?
计数器,实现计数功能的时序部件。
3,计数器的基本结构
1） CP是由外部输入的计数脉冲，用作 FF的时钟信号。
2）组合电路的输入取自 FF的输出状态，其输出作为
FF的激励信号。
3） FF的状态 Q1?Q2 Qn构成的代码表示输入脉冲 CP的个数,Z是进位输出。
4,计数器的分类
(1)按模值 M分类二进制计数器十进制计数器任意进制计数器
(2)按 CP分类同步计数器 (重点介绍 )
异步计数器
(3) 按逻辑分类二? 二进制计数器 (SSI计数器 )
二进制计数器又称为 n位二进制计数器。
即,M=2n ; 计数范围,0 ~ 2n –1。
若 n=4,计数范围,0 ~ 15 。
1,同步二进制计数器
(1) n位二进制同步计数器的基本结构 (P155)
加法计数器减法计数器可逆计数器环型计数器
1) CP=CP1= CP2=··=CPn
2)各级 FF均接为 TFF。
且 T1=1
T2=Q1
T3=Q1?Q2
Tn = Q1?Q2 ··· Qn-1
Z = Q1?Q2 ··· Qn
注意,要记住 n位二进制同步计数器的基本结构例一：利用 JKFF构成的三位二进制同步加法计数器。
① 分析电路结构典型的 T型 FF的连接
② 写出三组方程
a.各触发器的激励方程
J3 = K3 = Q1n Q2n
J2 = K2 = Q1n
J1 = K1 = 1
b.各触发器的次态方程
]·CP= [Q3n+1 Q2n ＋Q1n Q3n Q2nQ1n Q3n
]·CP= [Q2n+1 Q2n ＋Q1n Q2nQ1n
]·CP= [Q1n+1 Q1n
c.电路的输出方程
Z = Q2nQ1n Q3n
③ 作状态转移表、状态转移图或工作波形图功能描述,该电路是一个同步模 8加法计数器电路
2,异步计数器
(1) 用 JKFF实现
1) 时钟方程 CP1 = CP,CP2=Q1n,CP3=Q2n
2) 激励方程 J1=K1=J2=K2=J3=K3=1
3) 特点,电路简单,并被连接成 Ｔ 'ＦＦ,工作速度较低。
① 异步加法计数器
J1=K1=J2=K2=J3=K3=1
异步加法计数器的波形图：
② 异步减法计数器
1）时钟方程
2) 激励方程 J1=K1=J2=K2=J3=K3=1
3) 特点,电路简单,工作速度较低。
异步减法计数器的波形图：
（ 2）用 DFF实现
① 异步加法计数器
2）激励方程
3) 特点,电路简单,并被连接成Ｔ 'ＦＦ，工作速度较低。
1）时钟方程
② 异步减法计数器
1) 时钟方程 CP1 = CP,CP2=Q1n,CP3=Q2n
2）激励方程
3) 特点,电路简单,并被连接成Ｔ ′ＦＦ。工作速度较低 。
M=2n的异步二进制加法计数器的一般规律：
（ 1）由 n个 T’FF构成。
（ 2）计数脉冲 CP送至 第一级 触发器的时钟 CP1。
（ 3） 后一级输出 Qi+1是前一级输出 Qi的二分频,且在 Qi的 下降 沿触发翻转,因此对于 JKFF,Qi?CPi+1
对于 DFF,?Qi?CPi+1
进位信号 Z=Q1 Q2… Qn
M=2n的异步二进制减法计数器的一般规律：
（ 1）由 n个 T’FF构成。
（ 2）计数脉冲接 第一级 触发器的时钟 CP1。
（ 3） 后一级输出 Qi+1是前一级输出 Qi的二分频,且在 Qi的 上升沿 触发,因此对于 JKFF,?Qi?CPi+1
对于 DFF,Qi?CPi+1
进位信号 Z=?Q1?Q2…?Qn
三?MSI二进制计数器
1,74LS161 (典型芯片 )
四位二进制 (M=16)可预置同步加法计数器。
（ 1）电路结构 ① 由 4个 JKFF为核心构成四位二进制同步加法计数器。
② 该电路具有异步清
,0”控制端 CR。
③ 同步置数控制端
LD。
④ 工作模式控制端 P?T 。 （用于级联）
⑤ 并行数据输入端 D3?D2? D1? D0。
⑥ 计数输出端 Q3? Q2? Q1? Q0及进位输出端 QCC。
（ 2）功能表
74LS161芯片的讨论：
（ P158 图 6.56 74161逻辑电路 )
各级 FF均接为 DFF结论：
结论：
各级 FF均接为 TFF
２,74LS161的级联
16+15=31
(错 )
16+0=16 (对 )
３,74LS163(四位二进制同步加法计数器 )
相同之处,逻辑符号?芯片引脚及逻辑功能均和 74LS161相同。
不同之处,74LS163是 同步清,0”，
74LS161是 异步清,0”。
四?十进制计数器所谓十进制计数器是指模值 M=10的计数器,又称为“二 — 十”进制计数器或 BCD计数器。较为典型的芯片有 74LS90(自学 )和 74LS160等。
1,74LS90(异步二 — 五 — 十计数器 )
(1)逻辑电路
(1)逻辑电路图 6.5.7,二 — 五 — 十”进制异步计数器
74LS90(2)电路结构
① 74LS90是双时钟,二 — 五 — 十”进制异步计数器。
② 电路内部有两个相互独立的计数器。
（即,M2=2,M5=5 ）
1） FF0由 JKFF接成 T’FF（只有翻转的功能）
a) 次态方程,
b) 状态转移表
c) 实现 M=2的加法计数器
2） FF1?FF2和 FF3由 JKFF构成异步时序电路。
a)时钟方程
b)各触发器的激励方程
c) 次态方程
d)状态转移表
FF3? FF2和 FF1构成模值 M=5的异步加法计数器。
3） R01?R02和 S91?S92的功能
① 当 R01R02=11,S91S92=00时,
计数器 异步置,0”，即,Q3 Q2 Q1 Q0=0000 。
② 当 R01R02=00,S91S92=11时,
计数器 异步置,9”，
（ 3） 74LS90构成 M=10的计数器的方案方案有两种,8421BCD和 5421BCD计数器。
① 构成 8421BCD加法计数器
1) 电路的构成
CP0 = CP,CP1 = Q0
2)状态转移表
② 构成 5421BCD加法计数器
1)电路的构成
CP0 = Q3,CP1 = CP
2)状态转移表
CP
Q1
Q2
Q3
Q0
1 2 3 4 5 6 7 8 9 10 11
0 1 0 1 0 0 1 0 1 0 0
0 0 1 1 0 0 0 1 1 0 0
0 0 0 0 1 0 0 0 0 1 0
0 0 0 0 0 1 1 1 1 1 0
图 6.5.10 7490作 5421BCD计数时的工作波形
(4) 74LS90的 功能表解释：
不影响置,9”的功能。
强调,
2,74LS160(同步 8421BCD加法计数器 )
(1) 电路的构成注意,管脚图与 74LS161和 74LS163等 完全一样 。
（ 2） 74LS160的功能表不同处,
作业：
6.12(1),6.13(1),6.17,6.22(b)
1,什么叫计数?
计数,统计脉冲的个数。
2,什么叫计数器?
计数器,实现计数功能的时序部件。
3,计数器的基本结构
1） CP是由外部输入的计数脉冲，用作 FF的时钟信号。
2）组合电路的输入取自 FF的输出状态，其输出作为
FF的激励信号。
3） FF的状态 Q1?Q2 Qn构成的代码表示输入脉冲 CP的个数,Z是进位输出。
4,计数器的分类
(1)按模值 M分类二进制计数器十进制计数器任意进制计数器
(2)按 CP分类同步计数器 (重点介绍 )
异步计数器
(3) 按逻辑分类二? 二进制计数器 (SSI计数器 )
二进制计数器又称为 n位二进制计数器。
即,M=2n ; 计数范围,0 ~ 2n –1。
若 n=4,计数范围,0 ~ 15 。
1,同步二进制计数器
(1) n位二进制同步计数器的基本结构 (P155)
加法计数器减法计数器可逆计数器环型计数器
1) CP=CP1= CP2=··=CPn
2)各级 FF均接为 TFF。
且 T1=1
T2=Q1
T3=Q1?Q2
Tn = Q1?Q2 ··· Qn-1
Z = Q1?Q2 ··· Qn
注意,要记住 n位二进制同步计数器的基本结构例一：利用 JKFF构成的三位二进制同步加法计数器。
① 分析电路结构典型的 T型 FF的连接
② 写出三组方程
a.各触发器的激励方程
J3 = K3 = Q1n Q2n
J2 = K2 = Q1n
J1 = K1 = 1
b.各触发器的次态方程
]·CP= [Q3n+1 Q2n ＋Q1n Q3n Q2nQ1n Q3n
]·CP= [Q2n+1 Q2n ＋Q1n Q2nQ1n
]·CP= [Q1n+1 Q1n
c.电路的输出方程
Z = Q2nQ1n Q3n
③ 作状态转移表、状态转移图或工作波形图功能描述,该电路是一个同步模 8加法计数器电路
2,异步计数器
(1) 用 JKFF实现
1) 时钟方程 CP1 = CP,CP2=Q1n,CP3=Q2n
2) 激励方程 J1=K1=J2=K2=J3=K3=1
3) 特点,电路简单,并被连接成 Ｔ 'ＦＦ,工作速度较低。
① 异步加法计数器
J1=K1=J2=K2=J3=K3=1
异步加法计数器的波形图：
② 异步减法计数器
1）时钟方程
2) 激励方程 J1=K1=J2=K2=J3=K3=1
3) 特点,电路简单,工作速度较低。
异步减法计数器的波形图：
（ 2）用 DFF实现
① 异步加法计数器
2）激励方程
3) 特点,电路简单,并被连接成Ｔ 'ＦＦ，工作速度较低。
1）时钟方程
② 异步减法计数器
1) 时钟方程 CP1 = CP,CP2=Q1n,CP3=Q2n
2）激励方程
3) 特点,电路简单,并被连接成Ｔ ′ＦＦ。工作速度较低 。
M=2n的异步二进制加法计数器的一般规律：
（ 1）由 n个 T’FF构成。
（ 2）计数脉冲 CP送至 第一级 触发器的时钟 CP1。
（ 3） 后一级输出 Qi+1是前一级输出 Qi的二分频,且在 Qi的 下降 沿触发翻转,因此对于 JKFF,Qi?CPi+1
对于 DFF,?Qi?CPi+1
进位信号 Z=Q1 Q2… Qn
M=2n的异步二进制减法计数器的一般规律：
（ 1）由 n个 T’FF构成。
（ 2）计数脉冲接 第一级 触发器的时钟 CP1。
（ 3） 后一级输出 Qi+1是前一级输出 Qi的二分频,且在 Qi的 上升沿 触发,因此对于 JKFF,?Qi?CPi+1
对于 DFF,Qi?CPi+1
进位信号 Z=?Q1?Q2…?Qn
三?MSI二进制计数器
1,74LS161 (典型芯片 )
四位二进制 (M=16)可预置同步加法计数器。
（ 1）电路结构 ① 由 4个 JKFF为核心构成四位二进制同步加法计数器。
② 该电路具有异步清
,0”控制端 CR。
③ 同步置数控制端
LD。
④ 工作模式控制端 P?T 。 （用于级联）
⑤ 并行数据输入端 D3?D2? D1? D0。
⑥ 计数输出端 Q3? Q2? Q1? Q0及进位输出端 QCC。
（ 2）功能表
74LS161芯片的讨论：
（ P158 图 6.56 74161逻辑电路 )
各级 FF均接为 DFF结论：
结论：
各级 FF均接为 TFF
２,74LS161的级联
16+15=31
(错 )
16+0=16 (对 )
３,74LS163(四位二进制同步加法计数器 )
相同之处,逻辑符号?芯片引脚及逻辑功能均和 74LS161相同。
不同之处,74LS163是 同步清,0”，
74LS161是 异步清,0”。
四?十进制计数器所谓十进制计数器是指模值 M=10的计数器,又称为“二 — 十”进制计数器或 BCD计数器。较为典型的芯片有 74LS90(自学 )和 74LS160等。
1,74LS90(异步二 — 五 — 十计数器 )
(1)逻辑电路
(1)逻辑电路图 6.5.7,二 — 五 — 十”进制异步计数器
74LS90(2)电路结构
① 74LS90是双时钟,二 — 五 — 十”进制异步计数器。
② 电路内部有两个相互独立的计数器。
（即,M2=2,M5=5 ）
1） FF0由 JKFF接成 T’FF（只有翻转的功能）
a) 次态方程,
b) 状态转移表
c) 实现 M=2的加法计数器
2） FF1?FF2和 FF3由 JKFF构成异步时序电路。
a)时钟方程
b)各触发器的激励方程
c) 次态方程
d)状态转移表
FF3? FF2和 FF1构成模值 M=5的异步加法计数器。
3） R01?R02和 S91?S92的功能
① 当 R01R02=11,S91S92=00时,
计数器 异步置,0”，即,Q3 Q2 Q1 Q0=0000 。
② 当 R01R02=00,S91S92=11时,
计数器 异步置,9”，
（ 3） 74LS90构成 M=10的计数器的方案方案有两种,8421BCD和 5421BCD计数器。
① 构成 8421BCD加法计数器
1) 电路的构成
CP0 = CP,CP1 = Q0
2)状态转移表
② 构成 5421BCD加法计数器
1)电路的构成
CP0 = Q3,CP1 = CP
2)状态转移表
CP
Q1
Q2
Q3
Q0
1 2 3 4 5 6 7 8 9 10 11
0 1 0 1 0 0 1 0 1 0 0
0 0 1 1 0 0 0 1 1 0 0
0 0 0 0 1 0 0 0 0 1 0
0 0 0 0 0 1 1 1 1 1 0
图 6.5.10 7490作 5421BCD计数时的工作波形
(4) 74LS90的 功能表解释：
不影响置,9”的功能。
强调,
2,74LS160(同步 8421BCD加法计数器 )
(1) 电路的构成注意,管脚图与 74LS161和 74LS163等 完全一样 。
（ 2） 74LS160的功能表不同处,
作业：
6.12(1),6.13(1),6.17,6.22(b)
