6.6 序列码发生器一?概述周期性重复出现的一列数码称为序列码。
如,11000,11000,··。在序列码的一个周期中所包含有的 0和 1的总数称为 序列长度 。
也称为 循环长度,用 M表示。
应用范围,作为数字系统的测试信号，同步信号及地址码等。在通信?雷达?遥控等领域内部有广泛的应用。而对于能产生序列码的电路称为 序列码发生器 。
二?序列码发生器的设计其结构类型有,计数型 和 反馈移存型两种。
1.计数型序列码发生器
(1) 电路结构特点,产生序列码的序列长度 M等于计数器的模值 M,
并可根据需要产生一个或多个序列码 f。
（ 2）设计设计步骤,① 设计模 M的计数器；
② 设计组合电路。
例 6.6.1设计产生序列码 F=11110101的计数型序列码发生器。
解：方法一,1)用 DFF设计模值 M=8的异步 计数器
2)设计组合电路方法二,用 JKFF设计模值 M=8的异步计数器解,1）设计 M=8的计数器；
方法三,设计模值 M=8的同步计数器解,1）设计 M=8的计数器；
2）设计组合电路。（同上）
2）设计组合电路。（同上）
方法四,采用 MSI,即,74161和 74151 实现电路。
解,1）设计 M=8的计数器；（用 74161设计）
2）设计组合电路。（用 74151设计）
功能冒险,组合电路的输入端发生多个变量改变时，可能存在功能冒险。
克服方法：
（ 1）当计数状态发生改变时，只有一个码发生改变，即编码采用格雷码，如扭环型计数器产生的编码状态。
例如：计数器的输出,011→100 ； 111→000 等，
多个输出变量同时发生就可能产生功能冒险。
（ 2）加取样脉冲：
分析,74161芯片的 Q端变化是在上升沿时刻发生。
因此，对于 74151芯片而言它是在 CP上升沿的这一时刻会产生功能冒险。
讨论,74151芯片是在 CP上升沿的这一时刻会产生功能冒险。为避免功能冒险，可以考虑 CP上升沿到来时 74151芯片不工作，等到上升沿过去之后 74151芯片才工作，这样就可以避免功能冒险 。具体的实施方案是控制 74151芯片的使能端，即：
当 CP=1时,芯片不工作。
当 CP=0时,芯片工作。这样就可避免功能冒险。
对于上述 MSI构成的序列码发生器，只要将 CP脉冲接入 74151的?EN端即可。
提问,如果把 74161芯片换成用三个小规模的 JKFF实现计数器。你又如何克服 74151
的功能冒险呢？
提问,如果把 74151芯片改换成 74138。你又如何克服 741138的功能冒险呢？
1
方法一：
方法二：
习题 6.40 写出图 P6.40中 74161输出端的状态编码及 74151输出端产生的序列信号。
解,1)求计数器的模长
M=10
2)求 74151的数据端
D0= D1=1 ；
D2= D5= D6= D7=0 ；
D3= Q0 ； D4=Q0 。
3) 列真值表 4) 求序列码
F=1111000110
2,反馈移存型序列码发生器
(1)电路结构图
(2)设计序列码发生器的设计可分为两大类,
给定序列码 和 给定序列长度
① 给定序列码例 6.6.2 设计产生序列码 101000,101000，
… 的反馈移存型序列码发生器。
解,1）采用 DFF构成移存型计数器,确定 FF的级数,n=3。
2）列状态转移表
101000,101000
101000,101000
010→100,010→101 出现两次重叠的 010状态。
对电路而言，它并不认识 010什么时候转入 101，
什么时候转入 100，因此，我们必须对这两部分进行处理,处理的方法,就是采用增加 FF的状态来进行区别。
3）需多增加一个 DFF，取 n=4。
101000,101000
0000→0001 √
1111 →1110 →1100 →1000 √
0011 →0111 →1111 √
1011→ 0110 →1101 →1010 √
1001→0010 √
4） 作逻辑图
② 给定序列长度
1） 最长线性序列码（ m序列）发生器的设计结构,
主要特点,1)每个周期中,“1”码出现 2n次,“0”码出现 2n-1次,
即,0,1出现的概率几乎相等,
2)序列中连,1”的数目是 n,连,0”的数目是 n-1.
3)分布无规律,具有白燥声相似的伪随机特性,
由于有这些特点,m序列码在通信、雷达、系统可靠性测试方面获得了广泛的应用,
D=C1Q1⊕C 2Q2⊕····⊕C nQn
解释,m序列码 = n位移位寄存器 +异或反馈网络其序列长度 M=2n–1,只有一个冗余状态即：全,0”状态，所以，称为最大线性序列码发生器。
由于其结构已定型，且反馈函数和连接形式都有一定规律。因此，利用查表的方式就可以设计出 m序列码。
强调,n=4以前的序列码反馈函数要记住。
例 6.3.3 设计 M=15的 m序列码 发生器。
解：① 求触发器的级数 n
由 2n-1=15，得 n = 4。
②确定反馈函数 f。
查表 6.6.4可知,f= Q4⊕Q 3
③ 作逻辑电路图
④ 写出序列码 由初态 Q4 Q3 Q2 Q1=1111 和
f= Q4⊕ Q3,可写出由 Q4 端输出的
m序列码为：
Q4=111100010011010
M=15
f=D1= Q4⊕ Q3
⑤ 作状态转移图
⑥ m序列码 发生器的自启动性推广到一般情况：
2) M=2n的 序列码 发生器的设计例 6.6.4 设计 M=16的序列码 发生器。
解 ①触发器的级数 n = 4;
1000→ 0000→0001
D1 =？
② 修改 D1的表达式，把 0000
纳入 M=15的 m序列码 发生器的状态转移图中分析,1000→0001
1000→ 0000
0000→0000
0000→ 0001
D1 = f = Q4⊕Q 3
推广,对于 M=2n,应有,
D1 = f⊕Q n-1Qn-2… Q1
3) M< 2n – 1的 序列码 发生器的设计起跳状态的确定方法方法一：在状态转移图中，依次查询各状态，寻找满足要求的起跳状态。
原理,循环状态计到某个状态时，跳过 2n-1-M个状态，且进入的下一状态必须满足移存规律。例如，
实现 M=11的序列码发生器。
1010
1101
0110
0011 1001
0100
0010
0001
1000
1100
1110
1111
0111
1011
0101关键,寻找起跳状态。
起跳状态,1100
例 1,设计 M=10的序列码发生器。
解：起跳状态的分析及确定：
从 0011→ 0111,
跨越了 5个状态。
起跳状态被确定为,0011
例 2,设计 M=7的序列码发生器。
解：起跳状态的分析及确定,
从 1110→ 1101,
跨越了 8个状态。
起跳状态被确定为,1110
例 3,设计 M=12的序列码发生器。
解：起跳状态的分析及确定：
从 0001→ 0011,
跨越了 3个状态。
起跳状态被确定为,0001
根据以上的分析，总结出确定起跳状态的规律,方法二
① 作长度为 2n-1的线性序列 I
② 将 I序列向左移 2n-1-M位，得线性序列 II
③ 将 Ⅰ 和 Ⅱ 进行异或运算，得线性序列 III
④ 在 Ⅲ 中找到 1000…0 码组，序列 Ⅰ 中对应位置的 n位码就是 起跳状态 。
n-1个例 6.6.5 设计 M=10的序列码发生器。
解,① 确定触发器的级数 n和 M=2n-1的 m序列码发生器的 f。
由 M=10可知，取 n = 4
查表得,f = Q4⊕ Q3
② 确定起跳状态
111100010011010
11110001001101011110
110101111000100
序列 Ⅰ
序列 Ⅱ(Ⅰ 左移 5位 )
序列 Ⅲ （ Ⅰ⊕Ⅱ ）
即,0011为起跳状态。
⊕
③ 确定激励函数 D1
④ 作逻辑电路用 JKFF实现 m序列码发生器：
6.7 顺序脉冲发生器一、概述
1.顺序脉冲概念在时钟脉冲的作用下,能周期性地在各个输出端按时间先后次序出现的一组高电平 (或低电平 )称为 顺序脉冲 。
2.顺序脉冲发生器概念及分类
(1)概念能产生顺序脉冲的电路称为 顺序脉冲发生器 。
又称为分配器。
(2)分类 节拍分配器脉冲分配器解释：
节拍分配器,是指输出为 电位信号 的分配器。
电位信号,是指在一个 CP周期中都是高电平（或低电平）的信号。
脉冲分配器,是指输出 脉冲信号 的分配器。
脉冲信号,是指输出信号的脉宽 tw小于一个 CP周期的信号。
3,顺序脉冲发生器的设计
① 输出端较多时,分配器通常采用分配器 = 计数器 + 译码器
② 输出端较少时：通常采用环形计数器。
设计分为两种：
输出端较多输出端较少二?SSI的设计例 6.7.1 试设计四输出节拍分配器。
解,(1)设计 M=4 的计数器采用 JKFF构成 M=4的计数器，计数顺序为：
00→01→10→11→00
(2)设计 2-4 线译码器
①列真值表
(3)画电路图
(a)计数器
(b)译码器图 6.7.3 四输出分配器工作波形
(a) 节拍分配器波形图 6.7.3 四输出分配器工作波形
(b) 脉冲分配器波形
1 2 3 4 5
Y3
CP
Q1
Q2
Y0
Y1
Y2
例：由 M=4环形计数器实现四输出节拍分配器。
图 6.7.4 环形计数器作为节拍分配器
(a) 电路优点,电路简单，且不需要附加译码器。
缺点,所使用的 FF数目较多，且为了使电路能自启动必须采用反馈逻辑。
三?MSI的设计作业,6.37,6.38,6.39,6.40,6.41,6.42,
4.43,6.44
6.18 试分析图 P6.18电路能实现 M=？的分频。
解,CP1=CP,CP2=Q3（ 1）
分析,M= 7× 8 + 4=60 (方法一 )
分析,方法二讨论,
1片由 0111→1000 时,对 2片产生一个进位信号。
所以,总模长,M=7× 8+4=56+4=60。
讨论,
1片每 1６个脉冲对 2片产生一个进位信号。
所以,总模长 =(4C)16,即,M=4× 16+12=64+12=76。
6.20 试用 74161设计能按 8421BCD译码显示的 0~59计数的 60分频电路。
解：思路：先将两片 74161分别接成 M=10和 M=6
的形式，再让两者级联，用清,0”法实现
M=6?10=60。
解：思路：先将两片 74161分别接成 M=10和
M=6的形式，再让两者级联，用置,0”法实现
M=6?10=60。
6.34 试用一片 74161和一片八选一数据选择器
74151实现图 6.14输出波形 Z。
解：
如果考虑 74151存在有功能冒险，则电路可采用取样脉冲法避免冒险。
如,11000,11000,··。在序列码的一个周期中所包含有的 0和 1的总数称为 序列长度 。
也称为 循环长度,用 M表示。
应用范围,作为数字系统的测试信号，同步信号及地址码等。在通信?雷达?遥控等领域内部有广泛的应用。而对于能产生序列码的电路称为 序列码发生器 。
二?序列码发生器的设计其结构类型有,计数型 和 反馈移存型两种。
1.计数型序列码发生器
(1) 电路结构特点,产生序列码的序列长度 M等于计数器的模值 M,
并可根据需要产生一个或多个序列码 f。
（ 2）设计设计步骤,① 设计模 M的计数器；
② 设计组合电路。
例 6.6.1设计产生序列码 F=11110101的计数型序列码发生器。
解：方法一,1)用 DFF设计模值 M=8的异步 计数器
2)设计组合电路方法二,用 JKFF设计模值 M=8的异步计数器解,1）设计 M=8的计数器；
方法三,设计模值 M=8的同步计数器解,1）设计 M=8的计数器；
2）设计组合电路。（同上）
2）设计组合电路。（同上）
方法四,采用 MSI,即,74161和 74151 实现电路。
解,1）设计 M=8的计数器；（用 74161设计）
2）设计组合电路。（用 74151设计）
功能冒险,组合电路的输入端发生多个变量改变时，可能存在功能冒险。
克服方法：
（ 1）当计数状态发生改变时，只有一个码发生改变，即编码采用格雷码，如扭环型计数器产生的编码状态。
例如：计数器的输出,011→100 ； 111→000 等，
多个输出变量同时发生就可能产生功能冒险。
（ 2）加取样脉冲：
分析,74161芯片的 Q端变化是在上升沿时刻发生。
因此，对于 74151芯片而言它是在 CP上升沿的这一时刻会产生功能冒险。
讨论,74151芯片是在 CP上升沿的这一时刻会产生功能冒险。为避免功能冒险，可以考虑 CP上升沿到来时 74151芯片不工作，等到上升沿过去之后 74151芯片才工作，这样就可以避免功能冒险 。具体的实施方案是控制 74151芯片的使能端，即：
当 CP=1时,芯片不工作。
当 CP=0时,芯片工作。这样就可避免功能冒险。
对于上述 MSI构成的序列码发生器，只要将 CP脉冲接入 74151的?EN端即可。
提问,如果把 74161芯片换成用三个小规模的 JKFF实现计数器。你又如何克服 74151
的功能冒险呢？
提问,如果把 74151芯片改换成 74138。你又如何克服 741138的功能冒险呢？
1
方法一：
方法二：
习题 6.40 写出图 P6.40中 74161输出端的状态编码及 74151输出端产生的序列信号。
解,1)求计数器的模长
M=10
2)求 74151的数据端
D0= D1=1 ；
D2= D5= D6= D7=0 ；
D3= Q0 ； D4=Q0 。
3) 列真值表 4) 求序列码
F=1111000110
2,反馈移存型序列码发生器
(1)电路结构图
(2)设计序列码发生器的设计可分为两大类,
给定序列码 和 给定序列长度
① 给定序列码例 6.6.2 设计产生序列码 101000,101000，
… 的反馈移存型序列码发生器。
解,1）采用 DFF构成移存型计数器,确定 FF的级数,n=3。
2）列状态转移表
101000,101000
101000,101000
010→100,010→101 出现两次重叠的 010状态。
对电路而言，它并不认识 010什么时候转入 101，
什么时候转入 100，因此，我们必须对这两部分进行处理,处理的方法,就是采用增加 FF的状态来进行区别。
3）需多增加一个 DFF，取 n=4。
101000,101000
0000→0001 √
1111 →1110 →1100 →1000 √
0011 →0111 →1111 √
1011→ 0110 →1101 →1010 √
1001→0010 √
4） 作逻辑图
② 给定序列长度
1） 最长线性序列码（ m序列）发生器的设计结构,
主要特点,1)每个周期中,“1”码出现 2n次,“0”码出现 2n-1次,
即,0,1出现的概率几乎相等,
2)序列中连,1”的数目是 n,连,0”的数目是 n-1.
3)分布无规律,具有白燥声相似的伪随机特性,
由于有这些特点,m序列码在通信、雷达、系统可靠性测试方面获得了广泛的应用,
D=C1Q1⊕C 2Q2⊕····⊕C nQn
解释,m序列码 = n位移位寄存器 +异或反馈网络其序列长度 M=2n–1,只有一个冗余状态即：全,0”状态，所以，称为最大线性序列码发生器。
由于其结构已定型，且反馈函数和连接形式都有一定规律。因此，利用查表的方式就可以设计出 m序列码。
强调,n=4以前的序列码反馈函数要记住。
例 6.3.3 设计 M=15的 m序列码 发生器。
解：① 求触发器的级数 n
由 2n-1=15，得 n = 4。
②确定反馈函数 f。
查表 6.6.4可知,f= Q4⊕Q 3
③ 作逻辑电路图
④ 写出序列码 由初态 Q4 Q3 Q2 Q1=1111 和
f= Q4⊕ Q3,可写出由 Q4 端输出的
m序列码为：
Q4=111100010011010
M=15
f=D1= Q4⊕ Q3
⑤ 作状态转移图
⑥ m序列码 发生器的自启动性推广到一般情况：
2) M=2n的 序列码 发生器的设计例 6.6.4 设计 M=16的序列码 发生器。
解 ①触发器的级数 n = 4;
1000→ 0000→0001
D1 =？
② 修改 D1的表达式，把 0000
纳入 M=15的 m序列码 发生器的状态转移图中分析,1000→0001
1000→ 0000
0000→0000
0000→ 0001
D1 = f = Q4⊕Q 3
推广,对于 M=2n,应有,
D1 = f⊕Q n-1Qn-2… Q1
3) M< 2n – 1的 序列码 发生器的设计起跳状态的确定方法方法一：在状态转移图中，依次查询各状态，寻找满足要求的起跳状态。
原理,循环状态计到某个状态时，跳过 2n-1-M个状态，且进入的下一状态必须满足移存规律。例如，
实现 M=11的序列码发生器。
1010
1101
0110
0011 1001
0100
0010
0001
1000
1100
1110
1111
0111
1011
0101关键,寻找起跳状态。
起跳状态,1100
例 1,设计 M=10的序列码发生器。
解：起跳状态的分析及确定：
从 0011→ 0111,
跨越了 5个状态。
起跳状态被确定为,0011
例 2,设计 M=7的序列码发生器。
解：起跳状态的分析及确定,
从 1110→ 1101,
跨越了 8个状态。
起跳状态被确定为,1110
例 3,设计 M=12的序列码发生器。
解：起跳状态的分析及确定：
从 0001→ 0011,
跨越了 3个状态。
起跳状态被确定为,0001
根据以上的分析，总结出确定起跳状态的规律,方法二
① 作长度为 2n-1的线性序列 I
② 将 I序列向左移 2n-1-M位，得线性序列 II
③ 将 Ⅰ 和 Ⅱ 进行异或运算，得线性序列 III
④ 在 Ⅲ 中找到 1000…0 码组，序列 Ⅰ 中对应位置的 n位码就是 起跳状态 。
n-1个例 6.6.5 设计 M=10的序列码发生器。
解,① 确定触发器的级数 n和 M=2n-1的 m序列码发生器的 f。
由 M=10可知，取 n = 4
查表得,f = Q4⊕ Q3
② 确定起跳状态
111100010011010
11110001001101011110
110101111000100
序列 Ⅰ
序列 Ⅱ(Ⅰ 左移 5位 )
序列 Ⅲ （ Ⅰ⊕Ⅱ ）
即,0011为起跳状态。
⊕
③ 确定激励函数 D1
④ 作逻辑电路用 JKFF实现 m序列码发生器：
6.7 顺序脉冲发生器一、概述
1.顺序脉冲概念在时钟脉冲的作用下,能周期性地在各个输出端按时间先后次序出现的一组高电平 (或低电平 )称为 顺序脉冲 。
2.顺序脉冲发生器概念及分类
(1)概念能产生顺序脉冲的电路称为 顺序脉冲发生器 。
又称为分配器。
(2)分类 节拍分配器脉冲分配器解释：
节拍分配器,是指输出为 电位信号 的分配器。
电位信号,是指在一个 CP周期中都是高电平（或低电平）的信号。
脉冲分配器,是指输出 脉冲信号 的分配器。
脉冲信号,是指输出信号的脉宽 tw小于一个 CP周期的信号。
3,顺序脉冲发生器的设计
① 输出端较多时,分配器通常采用分配器 = 计数器 + 译码器
② 输出端较少时：通常采用环形计数器。
设计分为两种：
输出端较多输出端较少二?SSI的设计例 6.7.1 试设计四输出节拍分配器。
解,(1)设计 M=4 的计数器采用 JKFF构成 M=4的计数器，计数顺序为：
00→01→10→11→00
(2)设计 2-4 线译码器
①列真值表
(3)画电路图
(a)计数器
(b)译码器图 6.7.3 四输出分配器工作波形
(a) 节拍分配器波形图 6.7.3 四输出分配器工作波形
(b) 脉冲分配器波形
1 2 3 4 5
Y3
CP
Q1
Q2
Y0
Y1
Y2
例：由 M=4环形计数器实现四输出节拍分配器。
图 6.7.4 环形计数器作为节拍分配器
(a) 电路优点,电路简单，且不需要附加译码器。
缺点,所使用的 FF数目较多，且为了使电路能自启动必须采用反馈逻辑。
三?MSI的设计作业,6.37,6.38,6.39,6.40,6.41,6.42,
4.43,6.44
6.18 试分析图 P6.18电路能实现 M=？的分频。
解,CP1=CP,CP2=Q3（ 1）
分析,M= 7× 8 + 4=60 (方法一 )
分析,方法二讨论,
1片由 0111→1000 时,对 2片产生一个进位信号。
所以,总模长,M=7× 8+4=56+4=60。
讨论,
1片每 1６个脉冲对 2片产生一个进位信号。
所以,总模长 =(4C)16,即,M=4× 16+12=64+12=76。
6.20 试用 74161设计能按 8421BCD译码显示的 0~59计数的 60分频电路。
解：思路：先将两片 74161分别接成 M=10和 M=6
的形式，再让两者级联，用清,0”法实现
M=6?10=60。
解：思路：先将两片 74161分别接成 M=10和
M=6的形式，再让两者级联，用置,0”法实现
M=6?10=60。
6.34 试用一片 74161和一片八选一数据选择器
74151实现图 6.14输出波形 Z。
解：
如果考虑 74151存在有功能冒险，则电路可采用取样脉冲法避免冒险。
