2010-5-21 作者：清华大学电子工程系 罗嵘 第 156页
习题 5 7-1,7-3(b),7-6
2010-5-21 作者：清华大学电子工程系 罗嵘 第 157页
4.1概述
4.1.1时序逻辑电路的分类
4.1.2时序逻辑电路的分析
4.2常见的时序逻辑电路
寄存器
二进制计数器
任意进制计数器
移位寄存器
移存型计数器
第四章 时序逻辑电路
2010-5-21 作者：清华大学电子工程系 罗嵘 第 158页
第四章 时序逻辑电路
4.3时序逻辑电路的分析与设计
4.3.1同步时序逻辑电路的设计
4.3.2脉冲型异步时序电路的分析与设计
4.3.3电位型异步时序电路的分析与设计
4.3.4时序逻辑电路的竞争和险象
4.1.1时序逻辑电路的分类
组合逻辑电路：如译码器, 全加器, 数据选择器
时序逻辑电路,（ 简称时序电路 ） 任意时刻的输出信号
不仅取决于该时刻的输入信号, 而且还取决于电路原来
的状态, 即与以前的输入信号有关, 如触发器, 寄存器,
计数器和移位寄存器等
2010-5-21 作者：清华大学电子工程系 罗嵘 第 159页
图 4.1时序电路结构图
输
入
输
出? ?
??
?? y1
yk
Y1
Yr
z1
z2
zm
x1
x2
xn
内
部
输
入
内
部
输
出
组合逻辑电路
记忆电路
时序电路 的特点,包含组合逻辑电路和记忆（存储）电路；在电路
的结构上，具有反馈。
n个输入变量 x1,x2,…x n； m个输出变量 z1,z2,…z m； k个内部输入变量
y1,y2,…y k,构成了时序电路的 p个状态 S1,S2,…S p,p?2k； r个内部输出
变量 Y1,Y2,…Y r。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 160页
描述时序电路的输入变量，输出变量和电路状态之间的关系：
?输出函数
zi(tj)=fi(x1(tj),x2(tj),…,x n(tj),y1(tj),y2(tj),…,y k(tj)),i=1,2,…,m
这组方程称为输出方程
?激励函数
Yi(tj)=gi(x1(tj),x2(tj),…,x n(tj),y1(tj),y2(tj),…,y k(tj)),i=1,2,…,r
这组方程称为激励方程（或驱动方程）
?下一个状态函数
yi(tj+1)=hi(x1(tj),x2(tj),…,x n(tj),y1(tj),y2(tj),…,y k(tj)),i=1,2,…,k
这组方程称为状态方程
时序电路可用输出方程和状态方程描述，也可用状态转换图
（状态图）和状态转换表（状态表）来描述。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 161页
根据记忆电路中存储单元状态变化的特点将时序电路分为
同步时序电路,所有存储电路中存储单元状态的变化都是
在同一时钟信号操作下同时发生的。
异步时序电路,存储单元状态的变化不是同时发生的。可
能有公共的时钟信号，也可能没有公共的时钟信号。
按照输出信号的不同, 分为：
米利 （ Mealy） 型电路,某时刻的输出是该时刻的输入和电
路状态的函数
穆尔 （ Moore） 型电路,某时刻的输出仅是该时刻电路状态
的函数, 与该时刻的输入无关, 如同步计数器 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 162页
SA SB SC SD0/0
输入 x/输出 z
1/0 0/0
0/0
1/0 1/1
1/0 0/0
状态图
表 4.1 状态表
下一个状态
S(t j+ 1 )
输出 z (t j ) 现在状
态 S(t j )
x=0 x=1 x=0 x=1
S A S B S A 0 0
S B S B S C 0 0
S C S D S A 0 0
S D S B S C 0 1
0101序列检测器
例 1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 163页
4.1.2时序逻辑电路的分析
目的：根据其逻辑图分析出该电路实现的功能
只要写出组合电路的逻辑表达式和记忆电路 （ 触发器 ） 的状
态方程, 就可得到时序电路的状态方程和输出方程, 然后可
用状态表和图来分析电路的功能 。
时序电路逻辑图
触发器的激励函数
时序电路的状态方程
触发器的状态方程
组合电路的外部输出方程组合电路的内部输出方程
时序电路的输出方程
状态转换表（图）
分析步骤
2010-5-21 作者：清华大学电子工程系 罗嵘 第 164页
图 4.2时序电路逻辑图
触发器的激励函数
时序电路的状态方程
JK触发器的状态方程
时序电路的输出方程
整理得
x
1J
1K
C1
Q1
1
1Q
1J
1K
C1
Q2
2
2Q
&
&
?1
1
J1
J2
K1
K2
时钟
z
21QxQz ?
122
121
,
,
QxKxJ
xKxQJ
???
??
nnn QKQJQ ??? 1
nnnnnn
nnnnnn
QQxQxQ
QxQQxQ
212
1
2
112
1
1
???
??
?
?
)
)(
12
1
2
12
1
1
nnnn
nnnn
QQxQ
QQxQ
??
??
?
?
（
例 2
2010-5-21 作者：清华大学电子工程系 罗嵘 第 165页
两个触发器可以有四种状态 Q1Q2=00,01,10,11,将 n时刻的现
在状态和 n时刻的现在输入代入 时序电路的状态方程和输出
方程, 可得到 n+1下一时刻的状态和 n时刻的输出, 从而列
出代码形式的状态表 （ 表 4.2）
表 4,2 图 4,2 的状态表（ 1 ）
下一个状态
Q 1
n +1
Q 2
n +1
输出 z
n
现在状态
Q 1
n
Q 2
n
x= 0 x= 1 x= 0 x= 1
00 00 01 0 0
01 00 10 0 0
10 00 11 0 0
11 00 11 0 1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 166页
S00 S01 S10 S111/0
输入 x/输出 z
1/0 1/0
0/00/0
1/1
0/0
0/0
状态图
逻辑功能,1111序列检测器, 每当检测到输入序列为连续
4个和 4个以上的 1时, 电路的输出 z为 1；否则, 输出 z为 0
如果用 S00,S01,S10,S11分别表示 四种状态 Q1Q2=00,01,10,11，
可列出文字符号形式的状态表（表 4.3）
表 4, 3 图 4,2 的状态表（ 2 ）
下一个状态 S (t j+ 1 ) 输出 z (t j ) 现在状态
S (t j ) x= 0 x= 1 x= 0 x= 1
S 00 S 00 S 01 0 0
S 01 S 00 S 10 0 0
S 10 S 00 S 11 0 0
S 11 S 00 S 11 0 1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 167页
4.2.1寄存器
存放数码的器件, 必须具备接收和寄存数码的功能
采用任何一种类型的触发器均可构成寄存器 。 每个触发器
存放一位二进制数或一个逻辑变量, 由 n个触发器构成的寄
存器可存放 n位二进制数或 n个逻辑变量的值 。
74175型四 D触发器中, 当接收命令 （ 即时钟脉冲 CP） 到来
时, 数码便送到寄存器保存起来 。 由于寄存器中触发器的
状态改变是与时钟脉冲 CP同步的, 故称为同步送数方式 。
利用触发器的置 （ 复 ） 位端也可实现送数, 达到寄存数码
的目的, 这种工作方式称为异步送数, 寄存器状态改变的
时刻与时钟脉冲 CP无关 。
在这两个寄存器中, 数码的各位是并行输入的, 寄存器寄
存的数码也是并行输出的 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 168页
输入
输出
图 4.3 74175型四 D触发器的逻辑图
1D RdC1
Q4
C?4
1D RdC1
Q3
C?3
1D RdC1
Q2
C?2
1D RdC1
Q1
C?1 CP
置 0
F1F2F3F4
2010-5-21 作者：清华大学电子工程系 罗嵘 第 169页
输入
输出
图 4.4异步送数的寄存器
低电平有效
1D C1
Q4
C?4
1D C1
Q3
C?3
1D C1
Q2
C?2
1D C1
Q1
C?1
接收命令
&& && && &&
F1F2F3F4
dS dRdS dS dSdR dR dR
2010-5-21 作者：清华大学电子工程系 罗嵘 第 170页
设接收命令为 CP?,对于触发器 F4
PCCPCCS d ???????? 44 PCCPCPCCPCCPCR d ??????????????? 444
PCCS d ????? 41
PCCCS d ?????? 44
PCCR d ????? 41
PCCCR d ?????? 44
，不接收0??PC
，接收1??PC
1,,1
0,,0
44
44
输出有效
输出有效
QSC
QRC
d
d
??
??
2010-5-21 作者：清华大学电子工程系 罗嵘 第 171页
4.2.2二进制计数器
计数器是由若干个触发器构成的一种时序电路，它按预定
的顺序改变其内部各触发器的状态，以表征输入的脉冲个
数。
计数器可以按加、减计数顺序构成加法或减法计数器，也
可以是既可进行加，又可进行减的可逆计数器。
计数器按工作方式分为同步和异步计数器。
按计数内容分为二进制、十进制和其它进制计数器。
二进制加法计数顺序是指当计数脉冲依次输入时，计数器
相应的二进制数是依次增加的，如表 4.4。初始时，计数器
置 0（ 0000）；计满 15以后，计数器又回到全 0状态。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 172页
表 4,4 二进制加法计数
二进制输出 计数脉
冲数目 Q
D
Q
C
Q
B
Q
A
十进制
数
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 10
11 1 0 1 1 11
12 1 1 0 0 12
13 1 1 0 1 13
14 1 1 1 0 14
15 1 1 1 1 15
表 4.4中, 最低位 QA
是每来一个脉冲就变
化一次 （ 由 0到 1,或
由 1到 0） ；以后各位
则是在它相邻的低位
状态由 1变 0（ 有进位 ）
时, 发生状态变化 。
可用四个 JK触发器构
成四位加法计数器 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 173页
QA1J
1K
C1
A QB
1J
1K
C1
B QC
1J
1K
C1
C Q
D1J
1K
C1
D
计数
脉冲
图 4.5四位二进制加法计数器（ 1J,1K端悬空相当于接 1）
nnnn QQKQJQ ???? 1
各触发器的 J,K端均接 1，则 CP脉冲来一个，触发器计数翻
转一次。图 4.5中的触发器是下降沿触发的，因此，低一位的
Q输出正好可作为其高一位的 CP脉冲输入。这样，可画出四
个触发器输出端的波形图，称为异步计数器或串行计数器。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 174页
QA
QB
QC
QD
计数
脉冲
图 4.6二进制加法计数器波形图（时序图）
1 2 3 4 5 6 11 12 13 14 15 167 8 9 10
2010-5-21 作者：清华大学电子工程系 罗嵘 第 175页
图 4.7四位二进制加法计数器（用 D触发器构成 ）
nnn QDQ ??? 1
1D
C1
A
1D
C1
B
1D
C1
C
1D
C1
D
计数
脉冲
AQ BQ CQ
DQ
上升沿触发
2010-5-21 作者：清华大学电子工程系 罗嵘 第 176页
图 4.8四位二进制减法计数器（ 1J,1K端悬空相当于接 1）
nnnn QQKQJQ ???? 1
AQ BQ CQ DQ1J
1K
C1
A
1J
1K
C1
B
1J
1K
C1
C
1J
1K
C1
D
计数
脉冲
2010-5-21 作者：清华大学电子工程系 罗嵘 第 177页
表 4,5 二进制减法计数
二进制输出 计数脉
冲数目 Q
D
Q
C
Q
B
Q
A
十进制
数字
0 1 1 1 1 15
1 1 1 1 0 14
2 1 1 0 1 13
3 1 1 0 0 12
4 1 0 1 1 11
5 1 0 1 0 10
6 1 0 0 1 9
7 1 0 0 0 8
8 0 1 1 1 7
9 0 1 1 0 6
10 0 1 0 1 5
11 0 1 0 0 4
12 0 0 1 1 3
13 0 0 1 0 2
14 0 0 0 1 1
15 0 0 0 0 0
2010-5-21 作者：清华大学电子工程系 罗嵘 第 178页
异步计数器从计数脉冲进入 （ 即计数器开始计数 ） 到最后
一个触发器翻转到规定的状态, 需要花费较长的时间 。 计
数器位数越多, 累计的翻转时间越长 。 为了提高计数器的
工作速度, 采用同步式计数器 。
从表 4.4可发现, 每一位触发器在计数脉冲作用下是否翻转,
取决于比它低的所有位 （ 在计数脉冲到来之前 ） 是否都处
于 1状态 。
例如, 若 QAQB=11,则计数脉冲到来时, QC发生翻转, QA
和 QB也翻转 。 因此, 可构成二进制同步计数器, 如图 4.9所
示 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 179页
图 4.9四位二进制同步加法计数器（ 1J,1K端悬空相当于接 1）
计数
脉冲
CBADD
BACC
QQQKJ
QQKJ
??
??
ABB
AA
QKJ
KJ
??
?? 1
触发器的激励函数
1J
1K
C1
QA
A
1J
1K
C1
QB
B
1J
1K
C1
QC
C
1J
1K
C1
QD
D
& &
例 3
2010-5-21 作者：清华大学电子工程系 罗嵘 第 180页
同步计数器的特点是：在计数过程中, 应该翻转的触发器
是同时翻转的, 不需要逐级推移 。 因而同步计数器的稳定
时间只取决于单级触发器的翻转时间 （ 与位数多少无关 ）,
计数速度快 。 由于计数脉冲要同时加到各级触发器的 CP输
入端, 就要求给出计数脉冲的电路具有较大的驱动能力 。
时序电路的状态方程
无时序电路的输出方程
n
D
n
C
n
B
n
A
n
D
n
C
n
B
n
A
n
D
n
C
n
B
n
A
n
C
n
B
n
A
n
C
n
B
n
A
n
B
n
A
n
B
n
A
n
A
QQQQQQQQQ
QQQQQQQ
QQQQQ
QQ
??
??
??
?
?
?
?
?
1
1
1
1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 181页
表 4,6 图 4,9 的状态转换表
二进制输出 计数脉
冲数目 Q
D
Q
C
Q
B
Q
A
等效十
进制数
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 10
11 1 0 1 1 11
12 1 1 0 0 12
13 1 1 0 1 13
14 1 1 1 0 14
15 1 1 1 1 15
2010-5-21 作者：清华大学电子工程系 罗嵘 第 182页
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
图 4.10状态转换图
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 183页
中规模集成二进制计数器
四位二进制同步计数器
1J 1KC1
?1
R&&
& &
1J 1KC1
?1
R&&
& &
&
1J 1KC1
?1
R&&
& &
&
1J 1KC1
?1
R&&
& &
&
1 1
1
&
&
OCQA
A
QB
B
QC
C
QD
D
CPLD CR P T图 4.11 74161型二进制同步加法计数器
2010-5-21 作者：清华大学电子工程系 罗嵘 第 184页
表 4,7 74 161 的功能表
P T LD CR CP 功能 备注
1 1 1 1 同步计数 P, T, LD, CR 需均为 1
? ? 0 1 寄存并行输入数
据
在 CP 上升沿时寄存，与 P, T
无关，只需 LD 为 0, CR 为 1
0 1 1 1 ? 状态保持，且进位
输出保持
P= 0,它不影响 O
C
输出，即
O
C
=Q
A
Q
B
Q
C
Q
D
? 0 1 1 ? 状态保持，且进位
输出为 0
T= 0,它使 O
C
输出为 0
? ? ? 0 ? 直接置 0 与其它输入无关，只需 CR 为 0
EDA实验室,
P和 T是允许输入端, 当都为 1,且并行寄存输入控制端 LD和直接置 0端
CR都为 1,在 CP上升沿时, 进行二进制同步计数； LD为 0,CR为 1时,
数据输入端 A,B,C,D的数据在 CP上升沿并行送入计数器； CR=0,强
迫置 0； P,T和进位输出端 OC是为了级联而设置的 。
P和 T是允许输入端, P,T和进位输出端 OC是为了级联
而设置的 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 185页
OC
QA QB QC QD
CP
T P
Ⅰ Ⅱ Ⅲ Ⅳ
OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P1
Q1 Q2 Q3Q0 Q5 Q6 Q7Q4 Q9 Q10Q11Q8 Q13Q14Q15Q12计数脉冲
EDA实验室,
P和 T是允许输入端, 当都为 1,且并行寄存输入控制端 LD和直接置 0端
CR都为 1,在 CP上升沿时, 进行二进制同步计数； LD为 0,CR为 1时,
数据输入端 A,B,C,D的数据在 CP上升沿并行送入计数器； CR=0,强
迫置 0； P,T和进位输出端 OC是为了级联而设置的 。
用四个四位二进制计数器构成十六位二进制计数器
第一种级联方式
缺点：工作速度较低, 当 Q0=0,Q1~Q11=1,Q12=0时, 计数脉冲到来后
,使 Q0变为 1,此后计数器 I的 OC变为 1,再经 II的 T端到 OC的传输延
时, 以及 III的 T端到 OC的传输延时, IV的 T才变为 1,而且必须等到
IV内有关的门的状态稳定后, 下一个计数脉冲才允许到来, 因而级联
的数目越多, 计数频率越低 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 186页
OC
QA QB QC QD
CP
T P
Ⅰ Ⅱ Ⅲ Ⅳ
OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P1
Q1 Q2 Q3Q0 Q5 Q6 Q7Q4 Q9 Q10Q11Q8 Q13Q14Q15Q12
计
数
脉
冲
1
第二种级联方式
特点：工作速度较快 。 由于每个计数器仅在 P和 T均为 1时才能进行计数
工作, 又 由 于 OC 的 状 态 受 T 控 制 而 与 P 无关, 所以 当
Q0=0,Q1~Q11=1,Q12=0时, II的 OC为 1,III的 OC为 1,计数脉冲到来后,
使 Q0变为 1（ 其它计数器因 P为 0,不进行计数 ）, 此后 I的 OC变为 1,即
II,III,IV的 P变为 1,等到 IV内有关的门的状态稳定后, 便可来下一个
计数脉冲 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 187页
利用 74161还可构成任意进制的计数器 （ 或叫 N次分频器 〕 。
下面以六进制为例, 画出了四种实现方式 。
QA QB QC QD
CP
LD
A CB D
&
在 N－ 1（ 5） 时将 LD变为 0
QCQBQA＝ 101
LD＝ 0,CR=1
置 0法
(1)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 188页
OC
QA QB QC QD
CP
LD
A CB D
1
11 00
预置 16－ N（ 10） 到计数器
OC＝ 1
LD＝ 0
CR=1
置数法
(2)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 189页
QA QB QC QD
CP
LD
A CB D
1
1 1 0 0
预置 （ 3） 到计数器,
M=8时 LD=0,CR=1
置位法
(3)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 190页
QA QB QC QD
CP
CR
A CB D
&
QCQBQA ＝ 110,
CR＝ 0,强迫置 0,
因 此 存 在 毛 刺
（ QB）
复位法
(4)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 191页
可逆二进制同步计数器
设置加 /减控制端 M,当 M=0时, 执行加法计数；当 M=1时,
执行减法计数 。 LD为寄存允许端, 为 0时, 强迫给计数器
置数； SI为工作状态选择输入端, 为 1时, 禁止计数 。
串行计数输出端 CPE在 OC/OB=1且 SI=0时，输出一个和 CP
同样宽度的脉冲。
表 4, 8 74191 型组件功能表
LD S I M CP 操作
0 ? ? ? 并行送数（与 CP 无关）
0 加法计数 0
1 减法计数
1
1 ? ? 保持（输出 C
PE 为 1 ）
2010-5-21 作者：清华大学电子工程系 罗嵘 第 192页
图 4.1274191型四位二进制可逆计数器逻辑图
QA
1J 1KC1 RS 1J 1KC1 RS 1J 1KC1 RS 1J 1KC1 RS
QB QC QD
& & & &
& & &?1& & &
&
1 & &?1 & &?1& &?1
1
1
1
1&&
SIMCP LDA B C D
CPE OC/OB
2010-5-21 作者：清华大学电子工程系 罗嵘 第 193页
CBADD
BACC
ABB
AA
QQQKJ
QQKJ
QKJ
KJ
??
??
??
?? 1
CBADD
BACC
ABB
AA
QQQKJ
QQKJ
QKJ
KJ
??
??
??
?? 1
CBACBADD
BABACC
AABB
AA
QQQMQQQMKJ
QQMQQMKJ
QMQMKJ
KJ
???
???
???
?? 1
M=0 M=1
由于主从型触发器要求其时钟为 1期间, J,K的状态不发生
变化, 所以, 74191的 M端不允许在 CP=0期间改变状态 。 在
计数过程中, 计数器状态尚未稳定时, 也不允许改变状态 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 194页
SI M
CP
74191
CPE
SI M
CP
74191
CPE
SI M
CP
74191
CPE
加 /减
控制
计数
脉冲
串行级联：每片内是同步计数的，但片与片间是异步的。
只有低位片的 CPE有输出时，相邻的高片才有时钟输入。
同步级联,CP连在一起, （ 1） 的计数频率依赖于片的个
数, （ 2） 的电路较复杂, 但计数频率不再紧密依赖片的
个数 。 因为 OC/OB输出与 CP无关, 而由 CP到 CPE则需经过
两级门的传输延时 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 195页
加 /减控制
计数脉冲
SI M
CP
74191
CPE
SI M
CP
74191
CPE
SI M
CP
74191
CPE
加 /减
控制
计数
脉冲
SI M
CP74191
SI M
CP 74191
SI M
CP 74191
OC/OB OC/OB OC/OB
1 & &
（ 1）慢速型同步级联
（ 2）快速型同步级联
习题 5 7-1,7-3(b),7-6
2010-5-21 作者：清华大学电子工程系 罗嵘 第 157页
4.1概述
4.1.1时序逻辑电路的分类
4.1.2时序逻辑电路的分析
4.2常见的时序逻辑电路
寄存器
二进制计数器
任意进制计数器
移位寄存器
移存型计数器
第四章 时序逻辑电路
2010-5-21 作者：清华大学电子工程系 罗嵘 第 158页
第四章 时序逻辑电路
4.3时序逻辑电路的分析与设计
4.3.1同步时序逻辑电路的设计
4.3.2脉冲型异步时序电路的分析与设计
4.3.3电位型异步时序电路的分析与设计
4.3.4时序逻辑电路的竞争和险象
4.1.1时序逻辑电路的分类
组合逻辑电路：如译码器, 全加器, 数据选择器
时序逻辑电路,（ 简称时序电路 ） 任意时刻的输出信号
不仅取决于该时刻的输入信号, 而且还取决于电路原来
的状态, 即与以前的输入信号有关, 如触发器, 寄存器,
计数器和移位寄存器等
2010-5-21 作者：清华大学电子工程系 罗嵘 第 159页
图 4.1时序电路结构图
输
入
输
出? ?
??
?? y1
yk
Y1
Yr
z1
z2
zm
x1
x2
xn
内
部
输
入
内
部
输
出
组合逻辑电路
记忆电路
时序电路 的特点,包含组合逻辑电路和记忆（存储）电路；在电路
的结构上，具有反馈。
n个输入变量 x1,x2,…x n； m个输出变量 z1,z2,…z m； k个内部输入变量
y1,y2,…y k,构成了时序电路的 p个状态 S1,S2,…S p,p?2k； r个内部输出
变量 Y1,Y2,…Y r。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 160页
描述时序电路的输入变量，输出变量和电路状态之间的关系：
?输出函数
zi(tj)=fi(x1(tj),x2(tj),…,x n(tj),y1(tj),y2(tj),…,y k(tj)),i=1,2,…,m
这组方程称为输出方程
?激励函数
Yi(tj)=gi(x1(tj),x2(tj),…,x n(tj),y1(tj),y2(tj),…,y k(tj)),i=1,2,…,r
这组方程称为激励方程（或驱动方程）
?下一个状态函数
yi(tj+1)=hi(x1(tj),x2(tj),…,x n(tj),y1(tj),y2(tj),…,y k(tj)),i=1,2,…,k
这组方程称为状态方程
时序电路可用输出方程和状态方程描述，也可用状态转换图
（状态图）和状态转换表（状态表）来描述。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 161页
根据记忆电路中存储单元状态变化的特点将时序电路分为
同步时序电路,所有存储电路中存储单元状态的变化都是
在同一时钟信号操作下同时发生的。
异步时序电路,存储单元状态的变化不是同时发生的。可
能有公共的时钟信号，也可能没有公共的时钟信号。
按照输出信号的不同, 分为：
米利 （ Mealy） 型电路,某时刻的输出是该时刻的输入和电
路状态的函数
穆尔 （ Moore） 型电路,某时刻的输出仅是该时刻电路状态
的函数, 与该时刻的输入无关, 如同步计数器 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 162页
SA SB SC SD0/0
输入 x/输出 z
1/0 0/0
0/0
1/0 1/1
1/0 0/0
状态图
表 4.1 状态表
下一个状态
S(t j+ 1 )
输出 z (t j ) 现在状
态 S(t j )
x=0 x=1 x=0 x=1
S A S B S A 0 0
S B S B S C 0 0
S C S D S A 0 0
S D S B S C 0 1
0101序列检测器
例 1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 163页
4.1.2时序逻辑电路的分析
目的：根据其逻辑图分析出该电路实现的功能
只要写出组合电路的逻辑表达式和记忆电路 （ 触发器 ） 的状
态方程, 就可得到时序电路的状态方程和输出方程, 然后可
用状态表和图来分析电路的功能 。
时序电路逻辑图
触发器的激励函数
时序电路的状态方程
触发器的状态方程
组合电路的外部输出方程组合电路的内部输出方程
时序电路的输出方程
状态转换表（图）
分析步骤
2010-5-21 作者：清华大学电子工程系 罗嵘 第 164页
图 4.2时序电路逻辑图
触发器的激励函数
时序电路的状态方程
JK触发器的状态方程
时序电路的输出方程
整理得
x
1J
1K
C1
Q1
1
1Q
1J
1K
C1
Q2
2
2Q
&
&
?1
1
J1
J2
K1
K2
时钟
z
21QxQz ?
122
121
,
,
QxKxJ
xKxQJ
???
??
nnn QKQJQ ??? 1
nnnnnn
nnnnnn
QQxQxQ
QxQQxQ
212
1
2
112
1
1
???
??
?
?
)
)(
12
1
2
12
1
1
nnnn
nnnn
QQxQ
QQxQ
??
??
?
?
（
例 2
2010-5-21 作者：清华大学电子工程系 罗嵘 第 165页
两个触发器可以有四种状态 Q1Q2=00,01,10,11,将 n时刻的现
在状态和 n时刻的现在输入代入 时序电路的状态方程和输出
方程, 可得到 n+1下一时刻的状态和 n时刻的输出, 从而列
出代码形式的状态表 （ 表 4.2）
表 4,2 图 4,2 的状态表（ 1 ）
下一个状态
Q 1
n +1
Q 2
n +1
输出 z
n
现在状态
Q 1
n
Q 2
n
x= 0 x= 1 x= 0 x= 1
00 00 01 0 0
01 00 10 0 0
10 00 11 0 0
11 00 11 0 1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 166页
S00 S01 S10 S111/0
输入 x/输出 z
1/0 1/0
0/00/0
1/1
0/0
0/0
状态图
逻辑功能,1111序列检测器, 每当检测到输入序列为连续
4个和 4个以上的 1时, 电路的输出 z为 1；否则, 输出 z为 0
如果用 S00,S01,S10,S11分别表示 四种状态 Q1Q2=00,01,10,11，
可列出文字符号形式的状态表（表 4.3）
表 4, 3 图 4,2 的状态表（ 2 ）
下一个状态 S (t j+ 1 ) 输出 z (t j ) 现在状态
S (t j ) x= 0 x= 1 x= 0 x= 1
S 00 S 00 S 01 0 0
S 01 S 00 S 10 0 0
S 10 S 00 S 11 0 0
S 11 S 00 S 11 0 1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 167页
4.2.1寄存器
存放数码的器件, 必须具备接收和寄存数码的功能
采用任何一种类型的触发器均可构成寄存器 。 每个触发器
存放一位二进制数或一个逻辑变量, 由 n个触发器构成的寄
存器可存放 n位二进制数或 n个逻辑变量的值 。
74175型四 D触发器中, 当接收命令 （ 即时钟脉冲 CP） 到来
时, 数码便送到寄存器保存起来 。 由于寄存器中触发器的
状态改变是与时钟脉冲 CP同步的, 故称为同步送数方式 。
利用触发器的置 （ 复 ） 位端也可实现送数, 达到寄存数码
的目的, 这种工作方式称为异步送数, 寄存器状态改变的
时刻与时钟脉冲 CP无关 。
在这两个寄存器中, 数码的各位是并行输入的, 寄存器寄
存的数码也是并行输出的 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 168页
输入
输出
图 4.3 74175型四 D触发器的逻辑图
1D RdC1
Q4
C?4
1D RdC1
Q3
C?3
1D RdC1
Q2
C?2
1D RdC1
Q1
C?1 CP
置 0
F1F2F3F4
2010-5-21 作者：清华大学电子工程系 罗嵘 第 169页
输入
输出
图 4.4异步送数的寄存器
低电平有效
1D C1
Q4
C?4
1D C1
Q3
C?3
1D C1
Q2
C?2
1D C1
Q1
C?1
接收命令
&& && && &&
F1F2F3F4
dS dRdS dS dSdR dR dR
2010-5-21 作者：清华大学电子工程系 罗嵘 第 170页
设接收命令为 CP?,对于触发器 F4
PCCPCCS d ???????? 44 PCCPCPCCPCCPCR d ??????????????? 444
PCCS d ????? 41
PCCCS d ?????? 44
PCCR d ????? 41
PCCCR d ?????? 44
，不接收0??PC
，接收1??PC
1,,1
0,,0
44
44
输出有效
输出有效
QSC
QRC
d
d
??
??
2010-5-21 作者：清华大学电子工程系 罗嵘 第 171页
4.2.2二进制计数器
计数器是由若干个触发器构成的一种时序电路，它按预定
的顺序改变其内部各触发器的状态，以表征输入的脉冲个
数。
计数器可以按加、减计数顺序构成加法或减法计数器，也
可以是既可进行加，又可进行减的可逆计数器。
计数器按工作方式分为同步和异步计数器。
按计数内容分为二进制、十进制和其它进制计数器。
二进制加法计数顺序是指当计数脉冲依次输入时，计数器
相应的二进制数是依次增加的，如表 4.4。初始时，计数器
置 0（ 0000）；计满 15以后，计数器又回到全 0状态。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 172页
表 4,4 二进制加法计数
二进制输出 计数脉
冲数目 Q
D
Q
C
Q
B
Q
A
十进制
数
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 10
11 1 0 1 1 11
12 1 1 0 0 12
13 1 1 0 1 13
14 1 1 1 0 14
15 1 1 1 1 15
表 4.4中, 最低位 QA
是每来一个脉冲就变
化一次 （ 由 0到 1,或
由 1到 0） ；以后各位
则是在它相邻的低位
状态由 1变 0（ 有进位 ）
时, 发生状态变化 。
可用四个 JK触发器构
成四位加法计数器 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 173页
QA1J
1K
C1
A QB
1J
1K
C1
B QC
1J
1K
C1
C Q
D1J
1K
C1
D
计数
脉冲
图 4.5四位二进制加法计数器（ 1J,1K端悬空相当于接 1）
nnnn QQKQJQ ???? 1
各触发器的 J,K端均接 1，则 CP脉冲来一个，触发器计数翻
转一次。图 4.5中的触发器是下降沿触发的，因此，低一位的
Q输出正好可作为其高一位的 CP脉冲输入。这样，可画出四
个触发器输出端的波形图，称为异步计数器或串行计数器。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 174页
QA
QB
QC
QD
计数
脉冲
图 4.6二进制加法计数器波形图（时序图）
1 2 3 4 5 6 11 12 13 14 15 167 8 9 10
2010-5-21 作者：清华大学电子工程系 罗嵘 第 175页
图 4.7四位二进制加法计数器（用 D触发器构成 ）
nnn QDQ ??? 1
1D
C1
A
1D
C1
B
1D
C1
C
1D
C1
D
计数
脉冲
AQ BQ CQ
DQ
上升沿触发
2010-5-21 作者：清华大学电子工程系 罗嵘 第 176页
图 4.8四位二进制减法计数器（ 1J,1K端悬空相当于接 1）
nnnn QQKQJQ ???? 1
AQ BQ CQ DQ1J
1K
C1
A
1J
1K
C1
B
1J
1K
C1
C
1J
1K
C1
D
计数
脉冲
2010-5-21 作者：清华大学电子工程系 罗嵘 第 177页
表 4,5 二进制减法计数
二进制输出 计数脉
冲数目 Q
D
Q
C
Q
B
Q
A
十进制
数字
0 1 1 1 1 15
1 1 1 1 0 14
2 1 1 0 1 13
3 1 1 0 0 12
4 1 0 1 1 11
5 1 0 1 0 10
6 1 0 0 1 9
7 1 0 0 0 8
8 0 1 1 1 7
9 0 1 1 0 6
10 0 1 0 1 5
11 0 1 0 0 4
12 0 0 1 1 3
13 0 0 1 0 2
14 0 0 0 1 1
15 0 0 0 0 0
2010-5-21 作者：清华大学电子工程系 罗嵘 第 178页
异步计数器从计数脉冲进入 （ 即计数器开始计数 ） 到最后
一个触发器翻转到规定的状态, 需要花费较长的时间 。 计
数器位数越多, 累计的翻转时间越长 。 为了提高计数器的
工作速度, 采用同步式计数器 。
从表 4.4可发现, 每一位触发器在计数脉冲作用下是否翻转,
取决于比它低的所有位 （ 在计数脉冲到来之前 ） 是否都处
于 1状态 。
例如, 若 QAQB=11,则计数脉冲到来时, QC发生翻转, QA
和 QB也翻转 。 因此, 可构成二进制同步计数器, 如图 4.9所
示 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 179页
图 4.9四位二进制同步加法计数器（ 1J,1K端悬空相当于接 1）
计数
脉冲
CBADD
BACC
QQQKJ
QQKJ
??
??
ABB
AA
QKJ
KJ
??
?? 1
触发器的激励函数
1J
1K
C1
QA
A
1J
1K
C1
QB
B
1J
1K
C1
QC
C
1J
1K
C1
QD
D
& &
例 3
2010-5-21 作者：清华大学电子工程系 罗嵘 第 180页
同步计数器的特点是：在计数过程中, 应该翻转的触发器
是同时翻转的, 不需要逐级推移 。 因而同步计数器的稳定
时间只取决于单级触发器的翻转时间 （ 与位数多少无关 ）,
计数速度快 。 由于计数脉冲要同时加到各级触发器的 CP输
入端, 就要求给出计数脉冲的电路具有较大的驱动能力 。
时序电路的状态方程
无时序电路的输出方程
n
D
n
C
n
B
n
A
n
D
n
C
n
B
n
A
n
D
n
C
n
B
n
A
n
C
n
B
n
A
n
C
n
B
n
A
n
B
n
A
n
B
n
A
n
A
QQQQQQQQQ
QQQQQQQ
QQQQQ
??
??
??
?
?
?
?
?
1
1
1
1
2010-5-21 作者：清华大学电子工程系 罗嵘 第 181页
表 4,6 图 4,9 的状态转换表
二进制输出 计数脉
冲数目 Q
D
Q
C
Q
B
Q
A
等效十
进制数
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 10
11 1 0 1 1 11
12 1 1 0 0 12
13 1 1 0 1 13
14 1 1 1 0 14
15 1 1 1 1 15
2010-5-21 作者：清华大学电子工程系 罗嵘 第 182页
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
图 4.10状态转换图
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 183页
中规模集成二进制计数器
四位二进制同步计数器
1J 1KC1
?1
R&&
& &
1J 1KC1
?1
R&&
& &
&
1J 1KC1
?1
R&&
& &
&
1J 1KC1
?1
R&&
& &
&
1 1
1
&
&
OCQA
A
QB
B
QC
C
QD
D
CPLD CR P T图 4.11 74161型二进制同步加法计数器
2010-5-21 作者：清华大学电子工程系 罗嵘 第 184页
表 4,7 74 161 的功能表
P T LD CR CP 功能 备注
1 1 1 1 同步计数 P, T, LD, CR 需均为 1
? ? 0 1 寄存并行输入数
据
在 CP 上升沿时寄存，与 P, T
无关，只需 LD 为 0, CR 为 1
0 1 1 1 ? 状态保持，且进位
输出保持
P= 0,它不影响 O
C
输出，即
O
C
=Q
A
Q
B
Q
C
Q
D
? 0 1 1 ? 状态保持，且进位
输出为 0
T= 0,它使 O
C
输出为 0
? ? ? 0 ? 直接置 0 与其它输入无关，只需 CR 为 0
EDA实验室,
P和 T是允许输入端, 当都为 1,且并行寄存输入控制端 LD和直接置 0端
CR都为 1,在 CP上升沿时, 进行二进制同步计数； LD为 0,CR为 1时,
数据输入端 A,B,C,D的数据在 CP上升沿并行送入计数器； CR=0,强
迫置 0； P,T和进位输出端 OC是为了级联而设置的 。
P和 T是允许输入端, P,T和进位输出端 OC是为了级联
而设置的 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 185页
OC
QA QB QC QD
CP
T P
Ⅰ Ⅱ Ⅲ Ⅳ
OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P1
Q1 Q2 Q3Q0 Q5 Q6 Q7Q4 Q9 Q10Q11Q8 Q13Q14Q15Q12计数脉冲
EDA实验室,
P和 T是允许输入端, 当都为 1,且并行寄存输入控制端 LD和直接置 0端
CR都为 1,在 CP上升沿时, 进行二进制同步计数； LD为 0,CR为 1时,
数据输入端 A,B,C,D的数据在 CP上升沿并行送入计数器； CR=0,强
迫置 0； P,T和进位输出端 OC是为了级联而设置的 。
用四个四位二进制计数器构成十六位二进制计数器
第一种级联方式
缺点：工作速度较低, 当 Q0=0,Q1~Q11=1,Q12=0时, 计数脉冲到来后
,使 Q0变为 1,此后计数器 I的 OC变为 1,再经 II的 T端到 OC的传输延
时, 以及 III的 T端到 OC的传输延时, IV的 T才变为 1,而且必须等到
IV内有关的门的状态稳定后, 下一个计数脉冲才允许到来, 因而级联
的数目越多, 计数频率越低 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 186页
OC
QA QB QC QD
CP
T P
Ⅰ Ⅱ Ⅲ Ⅳ
OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P OC
QA QB QC QD
CP
T P1
Q1 Q2 Q3Q0 Q5 Q6 Q7Q4 Q9 Q10Q11Q8 Q13Q14Q15Q12
计
数
脉
冲
1
第二种级联方式
特点：工作速度较快 。 由于每个计数器仅在 P和 T均为 1时才能进行计数
工作, 又 由 于 OC 的 状 态 受 T 控 制 而 与 P 无关, 所以 当
Q0=0,Q1~Q11=1,Q12=0时, II的 OC为 1,III的 OC为 1,计数脉冲到来后,
使 Q0变为 1（ 其它计数器因 P为 0,不进行计数 ）, 此后 I的 OC变为 1,即
II,III,IV的 P变为 1,等到 IV内有关的门的状态稳定后, 便可来下一个
计数脉冲 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 187页
利用 74161还可构成任意进制的计数器 （ 或叫 N次分频器 〕 。
下面以六进制为例, 画出了四种实现方式 。
QA QB QC QD
CP
LD
A CB D
&
在 N－ 1（ 5） 时将 LD变为 0
QCQBQA＝ 101
LD＝ 0,CR=1
置 0法
(1)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 188页
OC
QA QB QC QD
CP
LD
A CB D
1
11 00
预置 16－ N（ 10） 到计数器
OC＝ 1
LD＝ 0
CR=1
置数法
(2)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 189页
QA QB QC QD
CP
LD
A CB D
1
1 1 0 0
预置 （ 3） 到计数器,
M=8时 LD=0,CR=1
置位法
(3)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 190页
QA QB QC QD
CP
CR
A CB D
&
QCQBQA ＝ 110,
CR＝ 0,强迫置 0,
因 此 存 在 毛 刺
（ QB）
复位法
(4)
0000 0001 0010 0011 0100
1100 1011 1010 1001 1000
0101
0110
0111
1111
1110
1101
QD QC QB QA
2010-5-21 作者：清华大学电子工程系 罗嵘 第 191页
可逆二进制同步计数器
设置加 /减控制端 M,当 M=0时, 执行加法计数；当 M=1时,
执行减法计数 。 LD为寄存允许端, 为 0时, 强迫给计数器
置数； SI为工作状态选择输入端, 为 1时, 禁止计数 。
串行计数输出端 CPE在 OC/OB=1且 SI=0时，输出一个和 CP
同样宽度的脉冲。
表 4, 8 74191 型组件功能表
LD S I M CP 操作
0 ? ? ? 并行送数（与 CP 无关）
0 加法计数 0
1 减法计数
1
1 ? ? 保持（输出 C
PE 为 1 ）
2010-5-21 作者：清华大学电子工程系 罗嵘 第 192页
图 4.1274191型四位二进制可逆计数器逻辑图
QA
1J 1KC1 RS 1J 1KC1 RS 1J 1KC1 RS 1J 1KC1 RS
QB QC QD
& & & &
& & &?1& & &
&
1 & &?1 & &?1& &?1
1
1
1
1&&
SIMCP LDA B C D
CPE OC/OB
2010-5-21 作者：清华大学电子工程系 罗嵘 第 193页
CBADD
BACC
ABB
AA
QQQKJ
QQKJ
QKJ
KJ
??
??
??
?? 1
CBADD
BACC
ABB
AA
QQQKJ
QQKJ
QKJ
KJ
??
??
??
?? 1
CBACBADD
BABACC
AABB
AA
QQQMQQQMKJ
QQMQQMKJ
QMQMKJ
KJ
???
???
???
?? 1
M=0 M=1
由于主从型触发器要求其时钟为 1期间, J,K的状态不发生
变化, 所以, 74191的 M端不允许在 CP=0期间改变状态 。 在
计数过程中, 计数器状态尚未稳定时, 也不允许改变状态 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 194页
SI M
CP
74191
CPE
SI M
CP
74191
CPE
SI M
CP
74191
CPE
加 /减
控制
计数
脉冲
串行级联：每片内是同步计数的，但片与片间是异步的。
只有低位片的 CPE有输出时，相邻的高片才有时钟输入。
同步级联,CP连在一起, （ 1） 的计数频率依赖于片的个
数, （ 2） 的电路较复杂, 但计数频率不再紧密依赖片的
个数 。 因为 OC/OB输出与 CP无关, 而由 CP到 CPE则需经过
两级门的传输延时 。
2010-5-21 作者：清华大学电子工程系 罗嵘 第 195页
加 /减控制
计数脉冲
SI M
CP
74191
CPE
SI M
CP
74191
CPE
SI M
CP
74191
CPE
加 /减
控制
计数
脉冲
SI M
CP74191
SI M
CP 74191
SI M
CP 74191
OC/OB OC/OB OC/OB
1 & &
（ 1）慢速型同步级联
（ 2）快速型同步级联
