常用组合逻辑电路种类很多，主要有 全加器、
译码器、编码器、多路选择器、多路分配器、数
值比较器、奇偶检验电路 等。
常用组合电路均有中规模集成电路（ MSI)产
品。
MSI组合部件具有功能强, 兼容性好, 体积
小, 功耗低, 使用灵活等优点, 因此得到广泛应
用 。 本节主要介绍几种典型 MSI组合逻辑部件的
功能及应用 。
什么是编码？ 用文字、数字或符号代表特定对象的
过程叫编码。
例如：运动员的编号 XXXX→ 代表某一个运动员。
一位十进制数有 0~9共 10个编码。
二位十进制数有 00~99,共 100个编码。
三位十进制数有 000~999,共 1000个编码。
在数字系统中：用 n位二进制数进
行编码，共有 2n个编码信息。
什么是编码器？
能够完成编码功能的电路叫编码器。
编码器的逻辑符号,X,表示编码。Y,表示代码转换。
X/Y
目前使用的编码器有 普通编码器 和 优先编码器 两类。
在普通编码器中，任何时刻只允许输入一个编码信号，
不允许同时输入多个编码信号。
普通编码器工作原理 8线
︱3
线
编
码
器
输 入 输 出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
0I
1I
7I
0Y
1Y
2Y
8线－ 3线编码器，输
入是 I0-I78个高电平
信号，输出是 3位二
进制代码 Y2Y1Y0
由 3位二进制编码器真值表得出对应输出逻辑表达式。
输 入 输 出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
76542 IIIIY ????
76321 IIIIY ????
75310 IIIIY ????
根据输出表达式画出由 3个或门
组成的编码电路。
≥1
2Y
≥1
1Y
≥1
0Y
70 II ??
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
A3 A2 A1 A0
输出用四位二进制数对十个输入信息进行编码。即：四位
二进制数表示一位十进制数，叫二－十进制编码器。也就是将
输入的高、低电平信号，变为二进制码。也叫做 10线－ 4线编
码器。
1 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 1
输入 输出
特点：
任何时刻只允许有一路输入为
,1”，其余输入为, 0”。
输出是对输入, 1”进行编码。
0000表示对 I0进行编码。
0001表示对 I1进行编码。
1001表示对 I9进行编码。
A3=I8+I9
A2=I4+I5+I6+I7
A1=I2+I3+I6+I7
A0=I1+I3+I5+I7+I9
≥1
≥1
3A
2A
≥1
1A
91 II ??
≥1
0A
A3=I8+I9
A2=I4+I5+I6+I7
A1=I2+I3+I6+I7
A0=I1+I3+I5+I7+I9
最后根据逻辑表达
式画出所设计的二－十
进制编码逻辑电路图。
二－十进制编码器，同一时刻只允许一个输入端有信
号。不允许许多信号同时出现在输入端。输入互相排斥。
优先编码器,是输入端同时有信号到来，编码器自动
按优先权排队，先对优先权级别最高的输入信号进行编码。
然后按优先权顺序分别对其它输入信号进行编码。
例如：有一个
网络家电产品，
可以按优先权
自动处理输入
同时出现的险
情。
优
先
编
码
器
电
路
火灾
小偷
煤气泄漏
电视
空调
处
理
电
路
119
110
传呼业主
其它
其它
时：0?ST 所有门电路开启
0 1
STIIIIY ????? )( 76542
STIIIIIIIIY ????? )( 765435421
STIIIIIIIIIIY ????? )( 76564354210
中规模集成电路 74LS148为了
扩展电路的功能和增加使用的灵活
性,在逻辑电路中附加了由门 G1G2
和 G3组成控制电路 。
为选通输入端ST
编码器正常工作,0?ST
电平所有输出端被封锁在高,1?ST
&
&
&
&
&
&
≥1
&
&
&
&
≥1
&
&
&
&
≥1
1
1
1
1
1
1
1
1
1
1
1
1
SY
EXY
0Y
1Y
2Y
0I
1I
2I
3I
4I
5I
6I
7I
ST
&
&
&
&
&
&
≥1
&
&
&
&
≥1
&
&
&
&
≥1
1
1
1
1
1
1
1
1
1
1
1
1
SY
EXY
0Y
1Y
2Y
0I
1I
2I
3I
4I
5I
6I
7I
ST
为选通输出端：SY
为扩展端：EXY
STIIIIIIIIY S ?? 76543210
上式说明：当编码输入端全为高电
平，且 ST=0时,/YS=0。
编码输入”。表示“电路工作，但无,0?SY
STSTIIIIIIIIY EX ??? 76543210
STIIIIIIII ????????? )( 76543210
上式说明：当编码输入端只要有一个
低电平 (/I7=0,I7=1)，时,/YEX=0。
有编码输入”。表示“电路工作，而且,0?EXY
根据以上分析可以列出功能表
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0
0
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
ST 0IN 1IN 2IN 3IN 4IN 5IN 6IN 7IN 2Y 1Y 0Y
控制端:EXY
选通输入端:ST
1?ST
不管输入端是否有
信号，电路都不会有输
出。输出被封锁。
编码器工作，编码
输出取决于输入变量 。
0?ST编码电路工作，有编码信号输入，
编码器有二进制反码输出。
编码电路工作，无编码信号输入。
1,,,,012 ?EXYYYY
只要有编码输出
0?EXY
否则
1?EXY
0?ST
编码电路工作，有编码信号输入。
EXY SY
端选通输 出:SY
1,,,,012 ?SEX YYYYY
1?SY
0?SY
共八个输入端。:07 II ?
共三个二进制输出端。02 YY ?
控制端有三个：
:ST 输入控制端、选通输入端。且 低有效 。 /ST=0时，编码
器正常工作,/ST=1,所有输
出被封锁。
:EXY 扩展端。用于扩展编码器功能。
选通输出端。
手册规定,优先权级别最高。
7I
优先权级别最低。0I
编码器对输入,0”进行编码。而且是反码输出。
:SY
0Y
1Y
2Y
EXY
0I
1I
2I
3I
4I
5I
6I
7I ST
SY7
4L
S1
48
7
6
5
4
3
2
1
0
EN
0
1
2
SY
EXY
将 8线－ 3线优先编码器扩展为 16线－ 4线优先编码器。
☆ 用两片 8-3编码器组成 16线 -4线输出优先编码器。 /I15
优先权最高。
15 8当, I ? I 均 无 输 入 信 号 时,
按照优先顺序的要求：
70才 允 许 对 I ? I 的 输 入 信 号
进 行 编 码 。
因此，只要将第（ 1）
片的“无编码信号输入”信
号 YS作为第（ 2）片的选通
输入信号 /ST即可。
当片（ 1)有编码信号输入时，片 1的 /YEX=0,无编码信号
输入时 YEX=1，正好用它输出编码的第四位，以区分 8个高
位输入信号和 8个低位输入信号的编码。
编码输入的低三位应为两片输出 /Y2,/Y1,/Y0的逻辑或。
依照上面分析得出扩展逻辑电路图
I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0
S Y S
Y 0Y 1Y 2Y EX
7 4 L S 1 4 8 (1 )
I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0
S Y S
Y 0Y 1Y 2Y EX
7 4 L S 1 4 8 (2 )
& & & &G 2G 3 G 1 G 0
Z 0Z 1Z 2Z 3
A 09A A 18A A 27A A 36A A 45AA 10A 11A 12A 13A 14A 15
/S 0 1 2 3 4 5 6 7 /Y2 /Y1 /Y0 /YEX /YS
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
译码器是编码器的逆过程。是将输入的每个二进
制代码翻译成对应的输出高、低电平。
常用的译码器分为：
☆ 变量译码器。
☆ 码制变换译码器。
☆ 数字显示译码器。
变量译码器是表示输入状态的组合逻辑网络。
⑴ 2线－ 4线变量译码器。
2线－ 4线变量译
码器是对输入的 2位二
进制数进行译码，具
有 22 = 4 个输出。
0Y
1Y
2Y
3Y
A1
A0
译
码
器
A1 A0
0 0 1 1 1 0
0 1 1 1 0 1
1 0 1 0 1 1
1 1 0 1 1 1
3Y 2Y 1Y 0Y
★ 2线－ 4线变量译码器真值表。
013 AAY ? 012 AAY ?
011 AAY ? 010 AAY ?
由真值表直接写出用与
非门实现的输出表达式。
（小规模集成电路实现）
中规模集成电路 2-4译码器 74139逻辑符号。
输入二进制信号为,A1,A0。
输出的译码信号为：
0123,,,YYYY
选通信号为,ST
根据输出表达式可
以画出用小规模集
成门电路组成的变
量译码器。
0
BCD/DEC
1
2
3
0
1
0A
1A
ST
0Y
1Y
2Y
3YEN
1
1
1
1
1
&
&
&
&
ST
A1
A0
3Y
2Y
0Y
1Y
A1 A0
1 X X 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
ST 3Y 2Y 1Y 0Y
由 74139逻辑电路图及真值表可以直接输出表达式。
STAAY 013 ? STAA 01?
STAAY 012 ?
STAAY 011 ?
STAAY 010 ?
合理选用选通信号，
可以扩展译码器功能。
2-4译码器功能表：0 1
0
0
1
0
0
0
1
1
1
1
1
A
0A1
A2
A3
A1 A0
1 X X 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
ST 3Y 2Y 1Y 0Y
常用的中规模集成电路有：
74139,CC4556。
在一片集成电路中封装
了两组独立的 2-4译码器。
1ST
0Y 3Y
0 1 2 3
1 2 EN
BIN/OCT(1)
2ST
7Y4Y
0 1 2 3
1 2 EN
BIN/OCT(2)
3ST
11Y8Y
0 1 2 3
1 2 EN
BIN/OCT(3)
4ST
15Y12Y
0 1 2 3
1 2 EN
BIN/OCT(4)
0
1
2
3
1
2
EN
BI
N/
OC
T(
5)
★ 用译码器构成数据分配器
D
A1 A0
Y0
Y1
Y2
Y3
DAAY 010 ?
DAAY 011 ?
DAAY 012 ?
DAAY 013 ?
数据分配器原理框图
用 2-4译码器构成四输出数据分配器。
只要将 2-4译码器的选通端接为数据输入即可。
D
A1 A
0
0 0 1 1 1 D
0 1 1 1 D 1
1 0 1 D 1 1
1 1 D 1 1 1
3Y 2Y 1Y 0Y STAAY 010 ?
STAAY 011 ?
STAAY 012 ?
STAAY 013 ?
0
BCD/DEC
1
2
3
0
1
0A
1A
ST
0Y
1Y
2Y
3YEN
? ? AST6
? ? BST4
? ? CST5
?? 01A
? ? 12A
? ? 23A
? ?150Y
? ?141Y
? ?132Y
? ?114Y
? ?105Y
? ?96Y
? ?77Y
? ?123Y
3-8译码器原理电路图。
,,:BCAS T S T S T 为 选 通 控 制 端
AST
CB STST ?
1?AST
0?? CB STST
为高有效 。
为低有效。
正常译码条件,
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
0m?
1m?
2m?
3m?
4m?
5m?
6m?
7m?
☆ 3-8译码器是
A2, A1, A0三个
变量的全部最小
项译码输出, 所
以把这种译码器
叫做 最小项译码
器 。
A2A1A0为地址码输入端
&
&
&
&
&
&
&
&
1
1
1
1 1
1
1
&
A2 A1 A0 0 1 2 3 4 5 6 7
X 1 X X X 1 1 1 1 1 1 1 1
0 X X X X 1 1 1 1 1 1 1 1
1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 1 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1 1 0
CB STST ?AST
正常译码条件：
1?AST
0?? CB STST
★ 3-8译码器逻
辑符号。
★ 译码器有 三位二进制输入，八路译
码高、低电平输出。所以叫做 3-8译码
器。
非 正常译码条件
A0A1A2
&
0 1 2 3 4 5 6 7
1 2 4
BIN/OCT EN
将 3-8译码器扩展为 4-16译码器。 A3 A2 A1 A0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
扩展方法一：
正常译码条件, 1?
AST 0?? CB STST
扩展方法二,
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
3A
2A
1A
0A
1
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
1A
3A
2A
0A
01230 AAAAY ?
01231 AAAAY ?
01232 AAAAY ?
01233 AAAAY ?
01234 AAAAY ?
01235 AAAAY ?
01236 AAAAY ?
01237 AAAAY ?
01238 AAAAY ?
01239 AAAAY ?
由以上逻
辑表达式
可以列出
二－十进
制译码器
功能表。
&
&
&
&
&
&
&
&
&
&
1
1
1
1
1
1
1
1
0Y
1Y
2Y
3Y
4Y
5Y
6Y
7Y
8Y
9Y
0A
1A
2A
3A
序
号
输 入 输 出
A3 A2 A1 A0 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7 /Y8 /Y9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
伪
码
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
★ 逻辑符号
0Y
1Y
9Y
0A
1A
2A
3A
☆ 输入端 A3~A0为 8421BCD编码
地址输入端。
☆ 四－十 译码器是非完全
译码器。
90 YY ?
为十个译码输出端，且
输出低电平有效。
功能表：
3 2 1 0 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
1010~1111为无
效输入组合。
伪码
0
1
2
3
4
5
6
7
8
9
1
2
4
8
BCD/DEC
★ 用 4-10译码器构成 3-8译码器。
0Y 7Y
70 YY ?
作 3-8译码器输出。
98,YY
空脚不用。
A3 =
0 正常译码。
1 输出全,1”
★ 4-10译码器功能扩展。
用 4-10译码器和 2-4译码器构成 5-32变量译码器。
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC
0A 1A 2A
⒉ 每片 4-10译码器的 A3作片选端。 A3=0 正常译码,A3=1
禁止译码器输出。 2-4译码器做片选译码器。
⒈ 将 4-10译码器接成 3-8译码器,32输出共用四片 4-10译码器。
⒊ 变量译码器也可以变成数据分配器，只要将 2-4译码器的
EN端接成输入数据 D即可。以上电路变为 5输入 32路输出的数据
分配器。
0Y 7Y 8Y 15Y 16Y 23Y 24Y 31Y
0A
1A
3A
2A
4A
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(1)
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(2)
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(3)
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(4)
01
23
01
BIN
/O
CTEN
D
A3 A2 A1 A0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
一个 n变量输入的变量译码器，其输出包含了 n个输入
变量的全部最小项。用 n变量译码器加上输出门就能实现
任何形式的输入变量不大于 n 的组合逻辑函数。
例：用译码器实现一组多输出函数。
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
解：本题意为一组三输入变量的多输出函数，用 3-8
译码器可以实现。
★ 用 3-8译码器和与非门实现
首先：将多输出函数写成 最小项之和 的形式，并变换为
译码器反码输出形式。用 与非门 作为 F1,F2,F3的输出门。
ACCBBAF ???1 ? ? ? ? ? ?BBACAACBCCBA ??????
A B CCBACBACBA ????
7541 mmmm ????
7541 mmmm ????
7541 mmmm ????
AB CCBBAF ???2
76210 mmmmm ?????
76210 mmmmm ?????
76210 YYYYY ?????
7541 YYYY ????
CABCCAF ???3
76431 mmmmm ?????
76431 YYYYY ?????
最后：只需要将输入变量
A,B,C分别加到译码器地址
输入端 A2,A1,A0,用与非门作
为 F1,F2,F3的输出门。
多输出函数还可以通过填卡诺图
方法，写出最小项只和的形式。
00 01 11 10
0
1
AB
C
1
11 1
&
3F
&
2F
&
1F
&
0
1
2
3
4
5
6
7
4
2
1
BI
N/
OC
T
A
B
C
首先：将多输出函数写成 最大项之积 的形式，并变换为
译码器反码输出形式。用 与门 作为 F1,F2,F3的输出门。
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
7541 mmmm ???? ? ? ? ??? ?? mm 6,3,2,07,5,4,1
63206320 YYYYMMMM ????????
543 YYY ???
520 YYY ???
N变量函数用 N地址译码器实现
如果变量
数大于地址
数，要用
扩展法。
&
1F
&
3F
&
0
1
2
3
4
5
6
7
4
2
1
BI
N/
OC
T
A
B
C
&
2F
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
本例要求用 2－ 4译码器和与非门
实现 3变量函数。通过前面分析,3－ 8
译码器可以实现 3变量函数。即,N变
量＝ N地址,直接用 N地址译码器实现 。
如果要求用 N地址实现 M变量函数（ M>N),即 变量数 >地址数，
采用扩展法。 即将 2-4译码器扩展为 3－ 8译码器，变为 N地址实
现 M变量函数。
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
7541 mmmm ???? 7541 YYYY ????
76210 mmmmm ????? 76210 YYYYY ?????
76431 YYYYY ?????1 3 4 6 7m m m m m? ? ? ? ?
利用直接观察法填卡诺图，写出最小项之和表达式。并
变换为译码器反码输出形式
最后画出逻辑电路图
0 1 2 3
BIN/OCT(1)
1 2 EN
3 1 3 4 6 7F Y Y Y Y Y? ? ? ? ?
2 0 1 2 6 7F Y Y Y Y Y? ? ? ? ?
1 1 4 5 7F Y Y Y Y? ? ? ?
0 1 2 3
BIN/OCT(2)
1 2 EN
& F
3
& F
2
& F
1
1A
B
C
AB
CD 00 01 11 10
00
01
11
10
10
X 1
0
1
X
X
0
0
1
0
X
X
0
X
AB
CD 00 01 11 10
00
01
11
10
码制变换译码器的功能是将一种码制转换为另一种码制。
⑴ 码制变换设计举例
例 1,设计一个将余三码转换为 8421BCD码的转换电路。
解：首先列出转换真值表。
A B C D
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
x
x
x
x
x
x
0
0
0
0
0
0
0
0
1
1
AB ACD
W X
CB BCD DB
A C DABW ??
B C DDBCBX ???
AB
CD 00 01 11 10
00
01
11
10
11
X 0
0
1
X
X
1
0
0
1
X
X
0
X
AB
CD 00 01 11 10
00
01
11
10
00
X 1
0
1
X
X
0
1
0
1
X
X
0
X
Y
Z
DC
DC
D
DCDCY ??
DZ ?
A C DABW ??
B C DDBCBX ???
A C DABW ??
B CDDBCAX ???
DCDCY ??
DZ ?
1
1
1
&
&
&
&
&
&
&
&
&
&
A
B
C
D
W
X
Y
Z
解：设 B3,B2、
B1,B0表示输入二进
制代码,G3,G2,G1、
G0为转换电路输出的
格雷码。
用观察法直接写出：
33 BG ?
232 BBG ??
121 BBG ??
010 BBG ??
B3 B2 B1 B0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
G3 G2 G1 G0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
如果要将格雷码转换
为四位二进制码，方法完
全相同 。
33 GB ?
232 GGB ??
1231 GGGB ???
01230 GGGGB ????
=1
=1
=1
3B
2B
1B
0B
3G
2G
1G
0G
G3 G2 G1 G0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
B3 B2 B1 B0
在数字系统中，需要将被测量及运算结果用十进制数码
形式显示出来。这就需要用数字显示译码器来驱动 LED、
LCD,CRT,VFD,PDP,OLED等显示器件。
⑴ 数字显示译码驱动电路
LED按发光段分为七
段和八段数码管。其字型
显示为：
每种显示器件都有不同的驱动电路。不同的驱动电路要
求有不同的显示译码电路。因此，先简单介绍显示器件及驱
动电路。
① 半导体发光二极管 (LED)。
发光二极管是将电能转换为光能的特殊器件。当外加正
向电压时，发光二极管能发出各种颜色，供显示使用选择。
a
b
c
d
e
f g
a
d
b
ce
ff gg
a
ce
f
发光二极管可以单独封装，也可以
组合封装为 LED数码管。
发光二极管按驱动方式又分为共阳
极和共阴极接法。
输
入
低
有
效
输
入
高
有
效
共阳极接法 共阴极接法
② 液晶显示器件 (LCD)
LCD是一种平板薄型显示器件，驱动电压低，工作电流
非常小，配合 CMOS电路可以组成微功耗系统。
a b f gc d e
a
b
c
d
e
f g
cde
a bfg
a b f gc d eV5?
★ 在没有外加电场的情况下, 液晶分子按一定取向整齐
排列, 液晶呈透明状态, 射入的光线由反射电极反射回来,
显示器呈白色 。
★ 加外电场以后,液晶分子因电离而产生正离子，在电
场的作用下运动，并碰撞其它液晶分子，破坏液晶分子的
整齐排列，使液晶呈现混浊状态，入射光线仅有小部分反
射回来，显示器呈暗灰色，这种现象叫动态散射效应。
★ 外电场消失,液晶又恢复整齐排列。
★ 将透明电极排列成, 8”型，只要选择不同的电极组合，
并加以正向电压，便能显示出字符来。
★ 为了使离子撞击液晶分子的过程不断进行, 通常在液
晶显示器的两个电极上加有几十至几百赫兹交变电压 。
LCD器件采用交流驱动电路
P 为输入脉冲，其工作频率 50~60HZ。
a 为译码电路输出的一个段位显示控制信号。
M, N 为液晶电极控制信号。将输入脉冲和段位控
制信号相异或，产生一个 M-N的交变电压信号，使液晶
显示器正常显示字符。
P
a
M
NM?
=1P
a M N
例：设计 8421BCD七段显示译码电路。 解：译码、显示电路有
两种接法，一种是 共阳极 接
法，另一种是 共阴极 接法。
本题采用共阳极设计。即：
输出, 0”表示 LED段 亮,输
出, 1”表示 LED段 灭
D C B A a b c d e f g 显示
0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 1 0 0 1 1 1 1 1
0 0 1 0 0 0 1 0 0 1 0 2
0 0 1 1 0 0 0 0 1 1 0 3
0 1 0 0 1 0 0 1 1 0 0 4
0 1 0 1 0 1 0 0 1 0 0 5
0 1 1 0 0 1 0 0 0 0 0 6
0 1 1 1 0 0 0 1 1 1 1 7
1 0 0 0 0 0 0 0 0 0 0 8
1 0 0 1 0 0 0 0 1 0 0 9
DCBA表示译码器
输入的 BCD代码。
a ~ g 表示输出的二
进制代码。
（用小规模集成电路设计）
a
d
b
ce
f g
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
1
0
0
1
0
X
0
0
0
X
X
a
由 8421BCD七段显示译码真值表直接填卡诺图
并进行化简。
ABC
ABCD
ABCABCDa ??
D C B A a b c d e f g 显示
0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 1 0 0 1 1 1 1 1
0 0 1 0 0 0 1 0 0 1 0 2
0 0 1 1 0 0 0 0 1 1 0 3
0 1 0 0 1 0 0 1 1 0 0 4
0 1 0 1 0 1 0 0 1 0 0 5
0 1 1 0 0 1 0 0 0 0 0 6
0 1 1 1 0 0 0 1 1 1 1 7
1 0 0 0 0 0 0 0 0 0 0 8
1 0 0 1 0 0 0 0 1 0 0 9
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
0
10
X
0
1
0
X
X
g
1
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
0
11
X
1
0
0
X
X
f
1
DC
BA 00 01 11 10
00
01
11
10
X 1
0
X
X
1
1
11
X
0
0
0
X
X
e
1
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
1
0
10
X
0
0
0
X
X
d
1
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
0
00
X
1
0
0
X
X
c
0
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
1
00
X
0
0
1
X
X
b
0 ABC
ACB
ACBABCb ??
ABC
ABCc ?
ABC
ABCD
CBA
ABCDC B AABCd ???
ABC
A
ABCAe ?? ABCDABCBAf ??? C B ABCDg ??
☆ e和 f不是最简与或式，目的是尽可能采用公共项。
BA
ABC
ABCD BCD
CBA
1
1
1
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
1
A
B
C
D
a
b
c
d
e
f
g
ABCABCDa ??
ACBABCb ??
ABCc ?
ABCDC B AABCd ???
ABCAe ??
ABCDABCBAf ???
C B ABCDg ??
用与非门实现：
每个段位两次求反，一次反
演，即可画出用与非门实现
的 7段译码器电路图。
★ A3~A0是字型译码器输入的 BCD地址代码。
★ Y a ~ Y g表示 字型译码器的段位显示代
码。并规定 灯亮为, 1”，不亮为, 0”。 所以
输出为高电平，可以驱动 共阴极 LED数码管。 LTRBI
RBOBI /
★ 灯测试输入端 LT
★ 消隐输入端 BI
★ 灭, 0”输入端 RBI
RBO★ 灭, 0”输出端
控制端：
RBOBI /
表示消隐输入 / 灭 0 输出端。
☆☆ 7448七段字型译码器逻辑图及功能表：
8
4
2
1
3A
2A
1A
0A
7448
a
b
c
d
e
f
g
aY
bY
cY
eY
fY
gY
dY
G 13
Y a
G 14
Y b
G 15
Y c
G 16
Y d
G 17
Y e
G 18
Y f
G 19
Y g
1
&
&
&
&
&
&
&
1
1
G 1
G 2
G 3
G 4
G 5
G 9
G 10
G 6
G 7
G 11
G 8
G 12
R B I
LT
B I /R B O
A 0
A 1
A 2
A 3
1
A' 0
A' 1
A' 2
A' 3
&
&
&
&
&
&
&
&
1
1
1
1
1
1
1
十 A3 A2 A1 A0 a b c d e f g 显示
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0
1 1 X 0 0 0 1 1 0 1 1 0 0 0 0
2 1 X 0 0 1 0 1 1 1 0 1 1 0 1
3 1 X 0 0 1 1 1 1 1 1 1 0 0 1
4 1 X 0 1 0 0 1 0 1 1 0 0 1 1
5 1 X 0 1 0 1 1 1 0 1 1 0 1 1
6 1 X 0 1 1 0 1 0 0 1 1 1 1 1
7 1 X 0 1 1 1 1 1 1 1 0 0 0 0
8 1 X 1 0 0 0 1 1 1 1 1 1 1 1
9 1 X 1 0 0 1 1 1 1 1 0 0 1 1
10 1 X 1 0 1 0 1 0 0 0 1 1 0 1
11 1 X 1 0 1 1 1 0 0 1 1 0 0 1
12 1 X 1 1 0 0 1 0 1 0 0 0 1 1
13 1 X 1 1 0 1 1 1 0 0 1 0 1 1
14 1 X 1 1 1 0 1 0 0 0 1 1 1 1
15 1 X 1 1 1 1 1 0 0 0 0 0 0 0
X X X X X X 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 X X X X X 1 1 1 1 1 1 1 1
LT RBI RBOBI/a
g b
ce
f
d
从功能表中看出：表中列出输入 BCD代码的前十个状态与 Y a
~ Y b 十个字型对应关系外，还规定了输入为 1010~1111这六个状态
下的显示字型。
附加控制功能介绍。
?LT
?BI
?RBI
RBO
灯测试输入端主
要用于检查 LED的好
坏。
消隐输入端（与
灭, 0”输出端共用）
灭, 0”输入端，
熄灭无意义的 0
灭, 0”输出端与
（灭, 0”输入端配
合使用）
0 时，输出 a ~ g 全,1”七段全亮。
1 时，正常译码。
0 时，不管输入何种状态，输出全 0
1 时，正常译码。
0 时，灭掉不要显示的 0,001→1
1 时，显示 0,不灭中间 0。 101→101
即：灭 0输入等于 0,灭 0输出一定等于 0。
LTR B IAAAAR B O ??? 0123
A3 ~ A0 = 0000
0?RBI
1?LT
当,（功能表倒数第二行）
0?RBO 表示本位应显示的 0已经灭掉。
功能扩展应用
将灭 0输出和灭 0输入配合使用，可以实现多位数码
显示的灭 0控制。
例：用六位译码、显示器和规定小数点位构
成具有灭 0功能的十进制显示器。
☆ 整数部分, 最高位灭 0输入接地，表示灭掉最高位无意义的 0。灭 0
输入等于 0,灭 0输出一定等于 0,表示可以连续灭掉高位两个 0。
☆ 小数部分, 灭 0输入和灭 0输出相反，最低位灭 0输入接地，同样 灭
0输入等于 0,灭 0输出一定等于 0，表示可以连续灭掉低位两个 0。最高
位接 5V，表示不灭 0。
☆ 振荡器 输入高电平时，经倒相使灭 0输入为 0,LED不显示。振
荡器输入低电平时，经倒相使灭 0输入为 1,LED显示。在振荡器的作
用下,LED一闪一闪显示。叫动态显示。
LT
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
1
RBI RBOBI/LT 842 1
a b c d e f g
V5 V5
3A
0A
A 3
A 2
A 1
A 0
LT
BI / RBO
RBI
Y a
Y b
Y c
Y d
Y e
Y f
Y g
V CC
GND
A 3
A 2
A 1
A 0
1
V CC
在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数
据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。
数据选择器是一个多输入，单输出的组合逻辑电路。
1、数据选择器的设计
例：用小规模电路设计 4选 1数据选择器
什么是 4选 1？用开关来表示。
00
01
10
11
在地址码的控制下，从 D0～ D4中任选一个送
到公共输出端 Y。
真值表,A1 A0 Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3
301201101001 DAADAADAADAAY ????
0D
2D
1D
3D
Y
11
1
0D
1D
2D
3D
1A
0A
Y
&
&
&
&
≥1
1
1 1
1
1
1
1
1
TG
TG
TG
TG
TG
TG
TG
TG
TG
TG
TG
TG
1
1
1
1
≥1
≥1
A1
A0
D10
D11
D12
D13
D20
D21
D22
D23
Y1
Y2
2,中规模 CMOS集成电路
CC4539双四选一数据选择
器原理图据选择器
1ST
2ST
1 X X 0 0
0 0 0 D10 D20
0 0 1 D11 D21
0 1 0 D12 D22
0 1 1 D13 D23
1ST ? ?2ST A1 A0 Y1 Y2
0
0
D10
D20
1 0
1 0
0
0
双四选一功能表,
3、中规模 TTL集成电路
74LS153双 4选 1数据选
择器工作原理
&≥1
&≥1
1
1
1
1
1
1
1S
2S
10D
11D
12D
13D
1A
2A
20D
21D
22D
23D
1Y
2Y
双四选一逻辑符号,
双四选一原理图,
D10
D20
D11
D12
D13
D21
D22
D23
Y1
Y2
双刀四掷开关
CD (R)
CD (L)
DVD (R)
DVD (L)
VCD (L)
VCD (R)
DTS (R)
DTS (L)
(L)
(R)
四选一逻辑符号,
MUX:多路开关
A0
A1
0
1 03G
D20
D21
D22
D23
2ST EN2
Y201
2
3
D10
D11
D12
D13
1ST EN1
Y101
2
3
MUX
1
0
2
3
EN
0
1 03G
MUX
A0
A1
D0
D1
D2
D3
ST
Y
☆ 8选 1数据选择器
8选 1数据选择器逻辑符号：
(74151)
A2~A0三位地址输入，可以从
8个输入数据 D7~D0中选择一个需
要数据到输出。
：选通端，低有效。ST
：互补输出端。,WY
D7~D0八个数据输入端。
反码输出。原码输出,WY
D0
D1
D2
D3
D4
D5
D6
D7
1
0
2
3
EN
0
1
MUX Y
2 7
0G
5
4
6
7
W
A0
A1
A2
ST
A2A1
A0 00 01 11 10
0
1
1 X X X 0 1
0 0 0 0 D0 / D0
0 0 0 1 D1 / D1
0 0 1 0 D2 / D2
0 0 1 1 D3 / D3
0 1 0 0 D4 / D4
0 1 1 1 D5 / D5
0 1 0 0 D6 / D6
0 1 1 1 D7 / D7
八选一功能表,
ST 2A 1A 0A Y W
用卡诺图表示 8选 1数据选择器：
D0
D
1
D2
D3
D6
D7
D4
D5
Y:原码输出卡诺图
例：用一片 2-4译码器和四片 8选 1数据选择器构成 32
选 1数据选择器。
解,25 = 32, 32选 1就需要 5位地址。
用 A4A3A2A1A0来表示地址码。
地址分配,A4A3作 2-4译码器地址输入。译码器输出分别接
四片 8选 1数据选择器的片选端 / ST。 在 A4A3作
用下，四片 8选 1分别被选中，片选端为 0的选择
器工作，片选端为 1的选择器不工作。
A2A1A0作 8选 1地址输入。在 A2A1A0作用下，选
择器 8个输出端分别被选中并输出。
片选信号
选择由那一片
选择器工作，
工作的选择器
那一位输出由
地址码决定。
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(1)07G
D0D1D2D3D4D5D6D7
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(2)07G
D8 D15 D16 D23
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(3)07G
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(4)07G
D24 D32
A0
A1
A2
A3
A4
0
1
2
3
0
1
EN
BI
N/
OC
T
≥1 Y
A4 A3
0 0
0 1
1 0
1 1
A2 A1 A0 Y
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
1 0 0 D4
1 0 1 D5
1 1 0 D6
1 1 1 D7
选中第一片。0,0 ?Y
。 选中第二片 01 ?Y
选中第四片。0,3 ?Y
片选信号,
寻址信号, 例如：
A4A3A2A1A0=11101
选中第四片选择
器的 D5输出。
Y = D29
1
1
10
1
01
11
D5
D29
片。选中第 三0,2 ?Y
0 0 0
0 1 2 3 4 5 6 7
0 1 2 Y EN
MUX(2)07G
D8 D15 D23D16
0 1 2 3 4 5 6 7
0 1 2 Y EN
MUX(3)07G
A0
A1
A2
A3
A4
0
1
2
3
0
1
EN
MUX
Y
0 1 2 3 4 5 6 7
0 1 2 Y
MUX(1)07G
D0D1D2D3D4D5D6D7
EN
D32
0 1 2 3 4 5 6 7
0 1 2 Y EN
MUX(4)07G
D24
例如,A4A3A2A1A0=11101
A4 A3
0 0
0 1
1 0
1 1
在 A2A1A0地址码作用下，四片 8选 1都有输出，
总输出由高位地址吗 A4A3决定。
1
1
10
1
D5 D13 D21 D29
D29
两例区别 共同点：都实现 32选 1不同点：
扩展地址用 译码器 选择器选 42 14 ?
☆☆ 具有 N地址端的数据选择器实
现 N变量函数。地址数＝变量数。
例：用 8选 1数据选择器实现函数
CBBACAF ???
解,首先用卡诺图表示 8选 1选择器的功能表。
☆ 然后将给定函数填卡诺图。
☆ 其次比较两个卡诺图得出：
D0=D2=D3=D7=0
D1=D4=D5=D6=1
☆ 最后画出用 8选 1数据选择器实现函数 F的电路图。
令：
A2 = A
A1 = B
A0 = C
0 1 2 3 4 5 6 7
2 1 0EN Y
MUX07G
1
A B C F
A2A1
A0 00 01 11 10
0
1
0D
1D
2D
3D
6D
7D
4D
5D
AB
C 00 01 11 10
0
1 1
0
0
0
0
1
1
1
本例说明：
具有 N个地址输入的数据选择器，可以实现 N个变量的
函数。只需要将输入变量加到选择器的地址端，选择器的输
入端按卡诺图小方格中最小项的取值对应相连即可。
☆☆ 具有 N地址端的数据选择器实现 M变量函数。地址
数＜变量数。
实现 N<M 的组合逻辑函数有两种方法,☆ 扩展法☆ 降维法
一个 8选 1数据选择器可以实现 256种三变量函数。 28=256
例,用 8选 1数据选择器实现四变量函数
F(ABCD)=∑ m(1,5,6,7,9,11,12,13,14)
解,8选 1选择器有 3个地址输入端,8个数据输入端。而四变
量函数共有 16个最小项，要用 3个地址端的数据选择器
实现四变量函数，可以采用扩展法及降维法实现。
将两片 8选 1选择器扩展为 16选 1就可以实现四变量函数。
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
F(ABCD)=∑ m(1,5,6,7,9,11,12,13,14)
高位地址 A作片选信号：
A=0,片 1选通，片 2禁止。输出 m0~m7 中的数据 。
A=1,片 2选通，片 1禁止。输出 m8~m15中的数据。
BCD作为 8选 1的 A2A1A0地址输入信号。
每片选择器数据输入端的连接与 N地址实现 N变量函数的
方法相同。
本例也可以
用 4选 1选择
器扩展为 16
选 1。
1 56 7 9 11~14
0 1 2 3 4 5 6 7
2 1 0EN Y
MUX(1)07G
1
0 1 2 3 4 5 6 7
2 1 0EN Y
MUX(2)07G
A
B
C
D
1
≥1 F
F(ABCD)=∑ m(1,5,6,7,9,11,12,13,14)
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1 567 9 11 12~14
0 1 2 3
EN Y0 1
MUX(1)
0 1 2 3
EN Y0 1
MUX(2)
0 1 2 3
EN Y0 1
MUX(3)
0 1 2 3
EN Y0 1
MUX(4)
0 1 2 3
EN Y0 1
MUX(5)
D
C
BA
F
1
AB
00 01 11 10CD
00
01
11
10
0
0
0
0
0 0
0
1 1
1
1
1
1
1
1
1
AB
C 00 01 11 10
0
1
卡诺图的变量数称为该图的 维数 。所谓降维，就是降输入变量，
被降掉的变量填入相应的小方格中，叫做记图变量。
要求熟练掌握
例,F(ABCD)=∑m(1,5,6,7,9,11~14)
☆ 要求用 8选 1选择器实现该函数。
① 将 F填入四变量卡诺图：
② 将 D作为记图变量，（减少
一个变量 D)画出降维卡诺图 。
③ 填降维图：
ABC=000
ABC=001
ABC=010
ABC=011
ABC=100
ABC=101
ABC=110
ABC=111 Dm 填
7
Dm 填0
01填m
Dm 填2
13填m
Dm 填4
Dm 填5
16填m
D
D
D D
D0
1
1
④ 将完成后的降维图和 8选
1数据选择器卡诺图进行比
较，得出选择器输入信号。
AB
C 00 01 11 10
0
1
D
0
D
1
1
D
D
D
比较的结果：
D0 = D2 = D4 = D5 = D
D1 = 0
D6 = D3 = 1
DD7 ?
⑤ 画出用 8选 1实现函数 F的电路图。
☆☆ 本例若要求用 4选 1选择器实现函数 F，可进行二次
降维。即将三变量再降为两变量，以 C作为记图变量。
降维图和 8选 1数据选择器卡诺图进行比较
A2A1
A0 00 01 11 10
0
1
0D
1D
2D
3D
6D
7D
4D
5D
1
2
1
0
0 1 2 3 4 5 6 7
Y
70G
EN
MUX
F
A
B
C
D
1
A
B
0 1
0
1
AB
C 00 01 11 10
0
1
D
0
D
1
1
D
D
D
降维过程：
当 AB = 00时：
当 AB = 01时：
当 AB = 10时：
当 AB = 11时：
DC0CDCF ????对应
CDC1CDCF ?????对应
? ?? ? DCDCCC ?????
? ? DCCDDCDCF ?????对应
DC
DC?
D
DC?
☆ 降维完成后，与 4选 1选择器卡诺图进行比较，比较的结果：
DCDCCCCF ????????? D1对应
A
B
0 1
0
1
☆ 最后画出用与非门及 4选 1
选择器组成的实现函数 F的电
路图 。
DCD 0 ? CDDCDD ????
DCD 1 ?? DCDC ????
DD2 ?
DCD 3 ?? CDDC ???
DC
DC? DC?
D
1 &
1
&
A
B
C
D
1A
0A
0 1
0
1
0D
1D
2D
3D
& 1
0 1 2 3
A1
A0
EN
70G
Y
F
MUX
教材图中有错
要求用数据选择器分时
传送 4位 8421BCD码，并
译码显示。A1 A0
地址码：
0000
☆ 只要地址码变化周
期大于 25次 /S,显示
2769无明显闪烁感。
01
23
1A
0AEN
Y
MUX
1 A
01
23
1A
0AEN
Y
MUX
2 B
01
23
1A
0AEN
Y
MUX
3 C
01
23
0AEN
Y
MUX
41A D
21 321
0EN
BI
N/
OC
T
10
00
01
10
01
11
10
10
1A
0A
七
段
译
码
器
3A
2A
1A
0A
ab
cd
ef
g
七
段
译
码
器
1 0
1
0
0 1
0
1
1
0
01
1
0 0
0 1
1 0
1 1
半加器：能完成半加功能的电路叫半加器。
不考虑低位来的进位加法叫半加。
两个二进制数之间的算术运算无论是加, 减, 乘,
除, 在计算机中都是化做若干步加法运算进行的 。 因
此, 加法器是构成算术运算器的基本单元 。
半加器逻辑符号：
输入端,A,B
输出端,S,CO
半加器真值表：
A B S CO
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
逻辑表达式：
BABABAS ????
ABCO ?
由逻辑表达式画出逻辑电路图：
半加器
A
加数
B
被加数
CO
进位输出
S 半加和
&
A
B S
CO
＝ 1
AB
C 00 01 11 10
0
1 1 1
1
1
AB
C 00 01 11 10
0
1 1 1
1 1
考虑低位来的进位加法称为全加。
能完成全加功能的电路叫全加器。
全加器逻辑符号,输入端,A,B,C i
输出端,S,CO
全加器真值表：
A B CI S CO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
利用卡诺图化简 S,CO：
? ?1,2,4,7,S ? ?
? ? ? ? ii CABBACBABAS ????
iCBA ???
? ?3,5,6,7OC ? ?
iO CBAABC ）（ ???
寻
公
共
项
iA B C? ? ?
进位输入
iC
加数 A
全加和
全加器 进位输出
被加数
S
oC
B
AB
C 00 01 11 10
0
1 1 1
1
1
方案一、用异或门和与非门实现。
iCBAS ???
iO CBAABC ）（ ???
? ? iCBAAB ???
? ? iCBAAB ???
方案二、用与非门和与或非门实现。
iiO BCACABC ???
ii BCACAB ???
中规模集成电路一般采用与或非门及非门实现的全加器。
CO按常规化简方法：
A
&
&
B
iC
oC
s=1=1
&
AB
C 00 01 11 10
0
1
2F
0
0
1
00
0
0
0
AB
C 00 01 11 10
0
1
1F
1
1
1
10
1
1
1
全加和 S如何用与或非门实现？
下面利用卡诺图变换的办法，找出 S和 之间的关系。
OC
= +·
21 FFCS O ???
iCBAF ?1
iCBAFF ?? 11
iCBA ???
iABCF ?2
? ? ii A B CCBAoCS ?????
iOiOO A B CCCCBCA ????
根据逻辑表达式画出
逻辑电路图。采用与或非
门构成的全加器
具有器件少，速
度快的特点，集
成全加器广泛采
用这种形式。
AB
C 00 01 11 10
0
1
S
1
1
1
10
0
0
0
AB
C 00 01 11 10
0
1
0C
1
1
0
11
0
0
0
A B iC
oC s
1 1
iiO BCACABC ???
≥1
&
≥1
&
集成全加器：在一位全加器的基础
上,通过多级级连可以构成多位全加器。
集成一位全加器逻辑符号。
当 N位二进制数相加时，进位方式有两种,◆ 串行进位◆ 并行进位
☆ 低位无进位输入，完成半加功能。
电路特点：
☆ 由四个一位二进制全加器通过
串行级连组成四位二进制全加器。
☆ 每一位全加器的进位输出，送给下一级的进位输
入端。高位的加法运算必须等到低位的加法运算完成
后，才能正确进行。
Σ
iC oC
Σ
iC oC
0F
0A 0B
Σ
iC oC
1F
1A 1B
Σ
iC oC
2F
2A 2B
Σ
iC oC
3F
3A 3B
优点,结构简单。在一些中、低速数字设备中仍有应用。
缺点,速度慢。四位二进制全加器，要经过 4级门的延迟时间。
超前进位：是各级进位同时发生，高位加法不必等低位
的运算结果。所以工作速度得以提高。即：只用了一级门的
传输延迟时间。
4位全加器的逻辑符号,
输入端, P 加数,Q 被加数。每组有
四个输入。 C i 进位输入端。
输出端, ∑ 表示四位全加和输出端，
CO进位输出端。
超前进位中规模集成电路型号有：
54/74283,CC/CD4008
（并行进位）
3
2
1
0
P
Σ OC
Q
3
2
1
0
3
2
1
0
Σ
iC
进位输出信号仅需要
一级反向器和一级与或非
门的传输延迟时间。
运算速度的缩短是以
增加电路的复杂程度为代
价换取的。
当加法器的位数增加时，
电路的复杂程度也随之急
剧上升。
CO
S3
S2
S1
S0
&
&
&
&
&
≥1
&
&
&
&
&
&
&
&
≥1
≥1
≥1
≥1
1 1
=1
=1
=1
=1
B3
B2
B1
B0
A0
A1
A2
A3
CI
X
A 1 A 0
B 1 B 0
A 1 B 0 A 0 B 0
A 0 B 1A 1 B 1 C 1C 2+
P 0P 1P 2P 3
全加器除了作二进制加法外，还可以做乘法运算、
8421BCD码的加法运算、及实现码制变换等。
⑴ 试用全加器完成二进制乘法功能。
以两个两位二进制数相乘为例。
A = A1 A0 B = B1 B0
P = AB = A1A0 X B1B0
P0 = A0 B0
P1 = A1 B0 + A0 B1
P2 = A1 B1 + C1
P3 = C2
P1不能用与或门实现，
与或门不可能产生进位位。
C1 为 A1 B0 + A0 B1的进位位。
C2 为 A1 B1 + C1的进位位。
为什么片 1的 C i,片 2的 B 要接地?
② 码制变换电路
☆ 采用四位全加器将 8421BCD
码转换为余三码。
余三码＝ 8421BCD码＋ 0011
有固定的转换关系 。 转换电
路如图所示。
01 ??? BA
BABA ???? 0
P0 = A0 B0
P1 = A1 B0 + A0 B1
P2 = A1 B1 + C1
P3 = C2
3
2
1
0
P
OC
Q
3
2
1
0
3
2
1
0
Σ
iC
Σ8
4
2
1
1
A
B
C
D
1P 2P 3P
Σ
iC oCA B
Σ
iC oCA B
& & &
0P
0A 0B
&
1A 1B
☆ 采用四位全加器将 5421BCD码转换为 2421码。
输入
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
输出
W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
5421真值表,2421真值表：
有固定转换关系
3
2
1
0
P
Σ OC
Q
3
2
1
0
3
2
1
0
Σ
iC
A
B
C
D
A
W
X
Y
Z
③ 用四位全加器构成一位 8421BCD码加法电路
题意分析：两位 8421BCD码相加，其和应为 8421BCD
码。如果其和不是 8421BCD 码，则结果错误，应加修正。
☆ 相加之和小于等于 9 相加结果正确。
4
3+
7
0 1 0 0
0 0 1 1+
0 1 1 1
0 1 1 0
0 1 1 1+
1 1 0 1
1 1 0 1
0 1 1 0+
0 0 1 11、
1 0 0 0
1 0 0 1+
0 0 0 11、
0 0 0 1
0 1 1 0+
0 1 1 1
1
1、
6
7+
31
8
9+
71
0111是 8421BCD码的 7,结果正确。
☆ 相加之和大于 9 相加结果错误，需加 6 修正 。
1101在 8421BCD
码中是非法码。需
加 6 修正。
产生进位，
本位和正
确。
☆ 相加之和产生进位,且结果错误，需加 6 修正。
本位和不是 7而
是 1,结果错误。
结果正
确。
8421BCD码是逢十进一，四位二进制是逢十六进一，
两者进位关系不同，其中恰好相差 6,因此需加 6修正。
★ 电路设计
设计两个一位 8421BCD码加法电路应由三部分组成。
1、实现两个一位 8421BCD加法电路
2、产生修正控制信号 F
3、完成加 6 修正 （ 1,3 项由四位全加器实现）
加 6修正
结果正确
加 0修正
结果错误
8421输入
8421输入
四
位
全
加
器
8421输出
四
位
全
加
器
修正控
制信号
AB
CD 00 01 11 10
00
01
11
10
1
1
1 1
1 1
修正信号应在有进位信号 CO产生、或两个 8421BCD
码相加之和为 10~15的情况下产生。即,有进位，有误
码时 产生修正信号 F 。
? ???? 15,14,13,12,11,10mOCF
相加之和大于 9的化简
AC
AB
ACABCF O ???
ACABC O ???
ACABC O ???
ACABCF O ???
相加之和小于 9,加 0修正。
有进位或相加之和大于 9,加 6修正。
CO作进位输出
&&
1
32
10 P
Σ OC
Q
32
10
32
10Σ
iC
84
21
84
21
AB
CD
32
10 P
Σ OC
Q
32
10
32
10Σ
iC
84
21
OC&
能够完成比较两个数字的大小或是
否相等的逻辑电路称为数值比较器。
1,设计一位二进制数 A和 B的数值比较器。
FA>B FA=B FA<BA B
0 0 0 01
0 1
1 0
1 1
0 0 1
1 0 0
0 1 0
☆ 由真值表写出逻辑表达式：
ABABAF BA ????
ABAABBBABAABBAF BA ???????
ABBBAF BA ???
☆ 最后根据逻辑表达式画出逻辑电路图。
A
&
&
&
&
≥1&
B
FA>B
FA<B
FA=B
FA>B
FA=B
FA<B
A
B
比
较
器
☆ 四位数值比较器逻辑符号
A3~A0,B3~B0是两个相比较的
4位二进制数。
A<B,A=B,A>B三个级联输入端。
FA<B,FA=B,FA>B为比较结果输出端。
☆ 比较原则：
对于多位数值比较，先比较最高位，在高位相等的条
件下，取决于低位的比较结果。
例如,最高位 A>B,则不论其它位情况如何，肯定 A>B。
最高位 A<B,则不论其它位情况如何，肯定 A<B。
只有 A=B,才比较次高位，决定相比较数的大小。当
四位比较结果都相等，再比较级联输入端。
01
2
3
P
01
2
3
Q
<=
>
COMP
P<Q
P=Q
P>Q
FA=B
FA>B
FA<B
A0
A1
A2
A3
A<B
A=B
A>B
B0
B1
B2
B3
A3A2A1A0和
B3B2B1B0是两个比较
的 4位输入端。
I(A<B),I(A＝ B)、
和 I(A〉 B)、是扩展端。
Y(A<B),Y(A＝ B)、
和 Y(A〉 B)、是输出端。
1
1
1
1
1
1
1
1
1
1
1 &
&
&
&
&
&
&
&
&
&
&
&
≥1
≥1
≥1
≥1
≥1
1 1&
1
1
1
1≥1
A3
B3
A2
B2
A1
B1
A0
B0
IA<B
IA=B
IA>B
YA<B
YA=B
YA>B
输 入 输 出
A3B3 A2B2 A1B1 A0B0 A>B A<B A=B FA>B FA=B FA〈 B
A3>B3 X X X X X X X X X 1 0 0
A3<B3 X X X X X X X X X 0 0 1
A3=B3 A2>B2 X X X X X X X 1 0 0
A3=B3 A2<B2 X X X X X X X 0 0 1
A3=B3 A2=B2 A1>B1 X X X X X 1 0 0
A3=B3 A2=B2 A1<B1 X X X X X 0 0 1
A3=B3 A2=B2 A1=B1 A0>B0 X X X 1 0 0
A3=B3 A2=B2 A1=B1 A0<B0 X X X 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 1 0
利用两片 4位数值比较器扩展为 8位数值比较器。
串联比较：
本例为串行 8位比较器，两片同时比较。
入相比较。都相等时，再与级联输当 03 03 AA BB ??
低位片的比
较结果送入高位
片的级联输入端，
参与高位片的比
较 。
01
2
3
P
01
2
3
Q
<=
>
COMP
P<Q
P=Q
P>Q
A0
A1
A2
A3
A<B
A=B
A>B
B0
B1
B2
B3
1
FA=B
FA>B
FA<B
01
2
3
P
01
2
3
Q
<=
>
COMP
P<Q
P=Q
P>Q
A4
A5
A6
A7
B4
B5
B6
B7
2
由于数据的存取、传送和运算过程中难免会发生
错误。奇偶校验码就是检验这种差错的代码。
具有 奇偶检验能力 及 产生检验码 的电路称为奇偶
校验 /产生器。
☆ 奇偶校（检）验码 ;
奇校验,信息位＋校验位 1的个数为奇数。
偶校验,信息位＋校验位 1的个数为偶数。
1、设计 4位二进制奇偶位产生器及奇偶校验器。
（采用偶校验）
☆ 先设计偶校验位产生器。
48BB
12BB
00 01 11 10
00
01
11
10 1 1
1 1
1 1
1 1
B8B4B2B1 P（偶）
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
用卡诺图进行化简。
P=B8⊕B 4⊕B 2⊕B 1
偶校验位 P由三个异
或门组成。
☆ 当信息位 B8~B1中,1”的个数为奇数
时 P=1,为偶数时 P=0。
☆ 完成偶校验位
产生器设计后，要
检验所传送的信息
位及偶校验位是否
正确，还应设计偶
校验检测器。
=1 =1
8B 4B 2B 1B
8B 4B 2B 1B
=1
P
三个异或门能鉴别出 B8~B1中,1”的奇
偶数，那么要鉴别 B8~B1及偶校验位 P的奇
偶性，只要增加一个异或门即可。
如果传输正确,P′ = P,E = 0。
如果传输错误,P′≠ P,E = 1。
☆ 推论,利用异或门可以进行奇偶校验。
如果有 n位二进制输入经异或运算后，得出
校验位 F为：
F = P1⊕ P2 ⊕ ┈⊕ P n
如果 n个输入中, 1”的总数为奇数,F=0
如果 n个输入中, 1”的总数为偶数,F=1
以上讨论如何用小规模集成电路设计四位二进制奇偶位
检验 /产生器。规模集成电路 74180不做介绍。
=1 =1
=1
8B 4B 2B 1B
'P
P
=1
E
① 逻辑符号：
奇输出
偶输出
八位
二进
制输
入端
控制端
ODD:奇控制输入端
EVEN:偶控制输入端
FOD,FEV是一对互补输出端。
不可以同时为 0,也不可以同时为 1。
② 电路特点：
☆ 输入 A~H八 个输入＋奇（偶）控制输入 ＝ 9位
☆ 该集成电路具有奇偶位产生、校验两种逻辑功能于一体。
③ 工作原理：
如果 A~H中
1的个数为 ;
偶数 OD DFEV ?
E V E NF OD ?
奇数 E V E NF EV ?
OD DFOD ?
相对的非
相同的非
A
B
C
D
E
F
G
H
ODD
EVEN
EVF
ODF
12 ?K
输 入 输出
A~H中 1的个数 EVEN ODD FEV FOD
偶数 1 0 1 00 1 0 1
奇数
1 0 0 1
0 1 1 0
X
1 1 0 0
0 0 1 1
OD DFEV ?
E V E NF OD ?
E V E NF EV ?
OD DFOD ?
互
补
输
出
输出错误
A
BC
DE
FG
HODD
EVEN
EVF
2
ODF
12 ?K 奇输出
偶输出
1
接
收
门
D0
D7
D0
D7
A
BC
DE
FG
H
1 ODD
EVEN
EVF
1
ODF
12 ?K
奇输出
偶输出
当 D7~D0中有偶数个 1，如 00001111
奇校验输出, 10E V E NF
1OD ???
片 1传送 000011111共 9位
片 1奇校验
位产生器
片 2奇
校验检
验电路
接收无错,1022 ??? E V E NF OD
接收门开启，数据继续传送。
接收有错,接收到 00000111奇数个 1
0
00
01
1
1
1
1
1
0
1
0122 ??? OD DF OD
0
接收门关闭，停止数据传输。
译码器、编码器、多路选择器、多路分配器、数
值比较器、奇偶检验电路 等。
常用组合电路均有中规模集成电路（ MSI)产
品。
MSI组合部件具有功能强, 兼容性好, 体积
小, 功耗低, 使用灵活等优点, 因此得到广泛应
用 。 本节主要介绍几种典型 MSI组合逻辑部件的
功能及应用 。
什么是编码？ 用文字、数字或符号代表特定对象的
过程叫编码。
例如：运动员的编号 XXXX→ 代表某一个运动员。
一位十进制数有 0~9共 10个编码。
二位十进制数有 00~99,共 100个编码。
三位十进制数有 000~999,共 1000个编码。
在数字系统中：用 n位二进制数进
行编码，共有 2n个编码信息。
什么是编码器？
能够完成编码功能的电路叫编码器。
编码器的逻辑符号,X,表示编码。Y,表示代码转换。
X/Y
目前使用的编码器有 普通编码器 和 优先编码器 两类。
在普通编码器中，任何时刻只允许输入一个编码信号，
不允许同时输入多个编码信号。
普通编码器工作原理 8线
︱3
线
编
码
器
输 入 输 出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
0I
1I
7I
0Y
1Y
2Y
8线－ 3线编码器，输
入是 I0-I78个高电平
信号，输出是 3位二
进制代码 Y2Y1Y0
由 3位二进制编码器真值表得出对应输出逻辑表达式。
输 入 输 出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1
76542 IIIIY ????
76321 IIIIY ????
75310 IIIIY ????
根据输出表达式画出由 3个或门
组成的编码电路。
≥1
2Y
≥1
1Y
≥1
0Y
70 II ??
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
A3 A2 A1 A0
输出用四位二进制数对十个输入信息进行编码。即：四位
二进制数表示一位十进制数，叫二－十进制编码器。也就是将
输入的高、低电平信号，变为二进制码。也叫做 10线－ 4线编
码器。
1 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 1
输入 输出
特点：
任何时刻只允许有一路输入为
,1”，其余输入为, 0”。
输出是对输入, 1”进行编码。
0000表示对 I0进行编码。
0001表示对 I1进行编码。
1001表示对 I9进行编码。
A3=I8+I9
A2=I4+I5+I6+I7
A1=I2+I3+I6+I7
A0=I1+I3+I5+I7+I9
≥1
≥1
3A
2A
≥1
1A
91 II ??
≥1
0A
A3=I8+I9
A2=I4+I5+I6+I7
A1=I2+I3+I6+I7
A0=I1+I3+I5+I7+I9
最后根据逻辑表达
式画出所设计的二－十
进制编码逻辑电路图。
二－十进制编码器，同一时刻只允许一个输入端有信
号。不允许许多信号同时出现在输入端。输入互相排斥。
优先编码器,是输入端同时有信号到来，编码器自动
按优先权排队，先对优先权级别最高的输入信号进行编码。
然后按优先权顺序分别对其它输入信号进行编码。
例如：有一个
网络家电产品，
可以按优先权
自动处理输入
同时出现的险
情。
优
先
编
码
器
电
路
火灾
小偷
煤气泄漏
电视
空调
处
理
电
路
119
110
传呼业主
其它
其它
时：0?ST 所有门电路开启
0 1
STIIIIY ????? )( 76542
STIIIIIIIIY ????? )( 765435421
STIIIIIIIIIIY ????? )( 76564354210
中规模集成电路 74LS148为了
扩展电路的功能和增加使用的灵活
性,在逻辑电路中附加了由门 G1G2
和 G3组成控制电路 。
为选通输入端ST
编码器正常工作,0?ST
电平所有输出端被封锁在高,1?ST
&
&
&
&
&
&
≥1
&
&
&
&
≥1
&
&
&
&
≥1
1
1
1
1
1
1
1
1
1
1
1
1
SY
EXY
0Y
1Y
2Y
0I
1I
2I
3I
4I
5I
6I
7I
ST
&
&
&
&
&
&
≥1
&
&
&
&
≥1
&
&
&
&
≥1
1
1
1
1
1
1
1
1
1
1
1
1
SY
EXY
0Y
1Y
2Y
0I
1I
2I
3I
4I
5I
6I
7I
ST
为选通输出端：SY
为扩展端：EXY
STIIIIIIIIY S ?? 76543210
上式说明：当编码输入端全为高电
平，且 ST=0时,/YS=0。
编码输入”。表示“电路工作，但无,0?SY
STSTIIIIIIIIY EX ??? 76543210
STIIIIIIII ????????? )( 76543210
上式说明：当编码输入端只要有一个
低电平 (/I7=0,I7=1)，时,/YEX=0。
有编码输入”。表示“电路工作，而且,0?EXY
根据以上分析可以列出功能表
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0
0
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
ST 0IN 1IN 2IN 3IN 4IN 5IN 6IN 7IN 2Y 1Y 0Y
控制端:EXY
选通输入端:ST
1?ST
不管输入端是否有
信号，电路都不会有输
出。输出被封锁。
编码器工作，编码
输出取决于输入变量 。
0?ST编码电路工作，有编码信号输入，
编码器有二进制反码输出。
编码电路工作，无编码信号输入。
1,,,,012 ?EXYYYY
只要有编码输出
0?EXY
否则
1?EXY
0?ST
编码电路工作，有编码信号输入。
EXY SY
端选通输 出:SY
1,,,,012 ?SEX YYYYY
1?SY
0?SY
共八个输入端。:07 II ?
共三个二进制输出端。02 YY ?
控制端有三个：
:ST 输入控制端、选通输入端。且 低有效 。 /ST=0时，编码
器正常工作,/ST=1,所有输
出被封锁。
:EXY 扩展端。用于扩展编码器功能。
选通输出端。
手册规定,优先权级别最高。
7I
优先权级别最低。0I
编码器对输入,0”进行编码。而且是反码输出。
:SY
0Y
1Y
2Y
EXY
0I
1I
2I
3I
4I
5I
6I
7I ST
SY7
4L
S1
48
7
6
5
4
3
2
1
0
EN
0
1
2
SY
EXY
将 8线－ 3线优先编码器扩展为 16线－ 4线优先编码器。
☆ 用两片 8-3编码器组成 16线 -4线输出优先编码器。 /I15
优先权最高。
15 8当, I ? I 均 无 输 入 信 号 时,
按照优先顺序的要求：
70才 允 许 对 I ? I 的 输 入 信 号
进 行 编 码 。
因此，只要将第（ 1）
片的“无编码信号输入”信
号 YS作为第（ 2）片的选通
输入信号 /ST即可。
当片（ 1)有编码信号输入时，片 1的 /YEX=0,无编码信号
输入时 YEX=1，正好用它输出编码的第四位，以区分 8个高
位输入信号和 8个低位输入信号的编码。
编码输入的低三位应为两片输出 /Y2,/Y1,/Y0的逻辑或。
依照上面分析得出扩展逻辑电路图
I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0
S Y S
Y 0Y 1Y 2Y EX
7 4 L S 1 4 8 (1 )
I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0
S Y S
Y 0Y 1Y 2Y EX
7 4 L S 1 4 8 (2 )
& & & &G 2G 3 G 1 G 0
Z 0Z 1Z 2Z 3
A 09A A 18A A 27A A 36A A 45AA 10A 11A 12A 13A 14A 15
/S 0 1 2 3 4 5 6 7 /Y2 /Y1 /Y0 /YEX /YS
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
译码器是编码器的逆过程。是将输入的每个二进
制代码翻译成对应的输出高、低电平。
常用的译码器分为：
☆ 变量译码器。
☆ 码制变换译码器。
☆ 数字显示译码器。
变量译码器是表示输入状态的组合逻辑网络。
⑴ 2线－ 4线变量译码器。
2线－ 4线变量译
码器是对输入的 2位二
进制数进行译码，具
有 22 = 4 个输出。
0Y
1Y
2Y
3Y
A1
A0
译
码
器
A1 A0
0 0 1 1 1 0
0 1 1 1 0 1
1 0 1 0 1 1
1 1 0 1 1 1
3Y 2Y 1Y 0Y
★ 2线－ 4线变量译码器真值表。
013 AAY ? 012 AAY ?
011 AAY ? 010 AAY ?
由真值表直接写出用与
非门实现的输出表达式。
（小规模集成电路实现）
中规模集成电路 2-4译码器 74139逻辑符号。
输入二进制信号为,A1,A0。
输出的译码信号为：
0123,,,YYYY
选通信号为,ST
根据输出表达式可
以画出用小规模集
成门电路组成的变
量译码器。
0
BCD/DEC
1
2
3
0
1
0A
1A
ST
0Y
1Y
2Y
3YEN
1
1
1
1
1
&
&
&
&
ST
A1
A0
3Y
2Y
0Y
1Y
A1 A0
1 X X 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
ST 3Y 2Y 1Y 0Y
由 74139逻辑电路图及真值表可以直接输出表达式。
STAAY 013 ? STAA 01?
STAAY 012 ?
STAAY 011 ?
STAAY 010 ?
合理选用选通信号，
可以扩展译码器功能。
2-4译码器功能表：0 1
0
0
1
0
0
0
1
1
1
1
1
A
0A1
A2
A3
A1 A0
1 X X 1 1 1 1
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
ST 3Y 2Y 1Y 0Y
常用的中规模集成电路有：
74139,CC4556。
在一片集成电路中封装
了两组独立的 2-4译码器。
1ST
0Y 3Y
0 1 2 3
1 2 EN
BIN/OCT(1)
2ST
7Y4Y
0 1 2 3
1 2 EN
BIN/OCT(2)
3ST
11Y8Y
0 1 2 3
1 2 EN
BIN/OCT(3)
4ST
15Y12Y
0 1 2 3
1 2 EN
BIN/OCT(4)
0
1
2
3
1
2
EN
BI
N/
OC
T(
5)
★ 用译码器构成数据分配器
D
A1 A0
Y0
Y1
Y2
Y3
DAAY 010 ?
DAAY 011 ?
DAAY 012 ?
DAAY 013 ?
数据分配器原理框图
用 2-4译码器构成四输出数据分配器。
只要将 2-4译码器的选通端接为数据输入即可。
D
A1 A
0
0 0 1 1 1 D
0 1 1 1 D 1
1 0 1 D 1 1
1 1 D 1 1 1
3Y 2Y 1Y 0Y STAAY 010 ?
STAAY 011 ?
STAAY 012 ?
STAAY 013 ?
0
BCD/DEC
1
2
3
0
1
0A
1A
ST
0Y
1Y
2Y
3YEN
? ? AST6
? ? BST4
? ? CST5
?? 01A
? ? 12A
? ? 23A
? ?150Y
? ?141Y
? ?132Y
? ?114Y
? ?105Y
? ?96Y
? ?77Y
? ?123Y
3-8译码器原理电路图。
,,:BCAS T S T S T 为 选 通 控 制 端
AST
CB STST ?
1?AST
0?? CB STST
为高有效 。
为低有效。
正常译码条件,
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
012 AAA?
0m?
1m?
2m?
3m?
4m?
5m?
6m?
7m?
☆ 3-8译码器是
A2, A1, A0三个
变量的全部最小
项译码输出, 所
以把这种译码器
叫做 最小项译码
器 。
A2A1A0为地址码输入端
&
&
&
&
&
&
&
&
1
1
1
1 1
1
1
&
A2 A1 A0 0 1 2 3 4 5 6 7
X 1 X X X 1 1 1 1 1 1 1 1
0 X X X X 1 1 1 1 1 1 1 1
1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 1 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1 1 0
CB STST ?AST
正常译码条件：
1?AST
0?? CB STST
★ 3-8译码器逻
辑符号。
★ 译码器有 三位二进制输入，八路译
码高、低电平输出。所以叫做 3-8译码
器。
非 正常译码条件
A0A1A2
&
0 1 2 3 4 5 6 7
1 2 4
BIN/OCT EN
将 3-8译码器扩展为 4-16译码器。 A3 A2 A1 A0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
扩展方法一：
正常译码条件, 1?
AST 0?? CB STST
扩展方法二,
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
3A
2A
1A
0A
1
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
Ⅰ0
1
BIN/OCT(1)
&
1 2 3 4 5 6 7
2 4
1A
3A
2A
0A
01230 AAAAY ?
01231 AAAAY ?
01232 AAAAY ?
01233 AAAAY ?
01234 AAAAY ?
01235 AAAAY ?
01236 AAAAY ?
01237 AAAAY ?
01238 AAAAY ?
01239 AAAAY ?
由以上逻
辑表达式
可以列出
二－十进
制译码器
功能表。
&
&
&
&
&
&
&
&
&
&
1
1
1
1
1
1
1
1
0Y
1Y
2Y
3Y
4Y
5Y
6Y
7Y
8Y
9Y
0A
1A
2A
3A
序
号
输 入 输 出
A3 A2 A1 A0 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7 /Y8 /Y9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
伪
码
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
★ 逻辑符号
0Y
1Y
9Y
0A
1A
2A
3A
☆ 输入端 A3~A0为 8421BCD编码
地址输入端。
☆ 四－十 译码器是非完全
译码器。
90 YY ?
为十个译码输出端，且
输出低电平有效。
功能表：
3 2 1 0 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
1010~1111为无
效输入组合。
伪码
0
1
2
3
4
5
6
7
8
9
1
2
4
8
BCD/DEC
★ 用 4-10译码器构成 3-8译码器。
0Y 7Y
70 YY ?
作 3-8译码器输出。
98,YY
空脚不用。
A3 =
0 正常译码。
1 输出全,1”
★ 4-10译码器功能扩展。
用 4-10译码器和 2-4译码器构成 5-32变量译码器。
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC
0A 1A 2A
⒉ 每片 4-10译码器的 A3作片选端。 A3=0 正常译码,A3=1
禁止译码器输出。 2-4译码器做片选译码器。
⒈ 将 4-10译码器接成 3-8译码器,32输出共用四片 4-10译码器。
⒊ 变量译码器也可以变成数据分配器，只要将 2-4译码器的
EN端接成输入数据 D即可。以上电路变为 5输入 32路输出的数据
分配器。
0Y 7Y 8Y 15Y 16Y 23Y 24Y 31Y
0A
1A
3A
2A
4A
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(1)
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(2)
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(3)
0 1 2 3 4 5 6 7 8 9
1 2 4 8
BCD/DEC(4)
01
23
01
BIN
/O
CTEN
D
A3 A2 A1 A0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
一个 n变量输入的变量译码器，其输出包含了 n个输入
变量的全部最小项。用 n变量译码器加上输出门就能实现
任何形式的输入变量不大于 n 的组合逻辑函数。
例：用译码器实现一组多输出函数。
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
解：本题意为一组三输入变量的多输出函数，用 3-8
译码器可以实现。
★ 用 3-8译码器和与非门实现
首先：将多输出函数写成 最小项之和 的形式，并变换为
译码器反码输出形式。用 与非门 作为 F1,F2,F3的输出门。
ACCBBAF ???1 ? ? ? ? ? ?BBACAACBCCBA ??????
A B CCBACBACBA ????
7541 mmmm ????
7541 mmmm ????
7541 mmmm ????
AB CCBBAF ???2
76210 mmmmm ?????
76210 mmmmm ?????
76210 YYYYY ?????
7541 YYYY ????
CABCCAF ???3
76431 mmmmm ?????
76431 YYYYY ?????
最后：只需要将输入变量
A,B,C分别加到译码器地址
输入端 A2,A1,A0,用与非门作
为 F1,F2,F3的输出门。
多输出函数还可以通过填卡诺图
方法，写出最小项只和的形式。
00 01 11 10
0
1
AB
C
1
11 1
&
3F
&
2F
&
1F
&
0
1
2
3
4
5
6
7
4
2
1
BI
N/
OC
T
A
B
C
首先：将多输出函数写成 最大项之积 的形式，并变换为
译码器反码输出形式。用 与门 作为 F1,F2,F3的输出门。
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
7541 mmmm ???? ? ? ? ??? ?? mm 6,3,2,07,5,4,1
63206320 YYYYMMMM ????????
543 YYY ???
520 YYY ???
N变量函数用 N地址译码器实现
如果变量
数大于地址
数，要用
扩展法。
&
1F
&
3F
&
0
1
2
3
4
5
6
7
4
2
1
BI
N/
OC
T
A
B
C
&
2F
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
本例要求用 2－ 4译码器和与非门
实现 3变量函数。通过前面分析,3－ 8
译码器可以实现 3变量函数。即,N变
量＝ N地址,直接用 N地址译码器实现 。
如果要求用 N地址实现 M变量函数（ M>N),即 变量数 >地址数，
采用扩展法。 即将 2-4译码器扩展为 3－ 8译码器，变为 N地址实
现 M变量函数。
ACCBBAF ???1
AB CCBBAF ???2
CABCCAF ???3
7541 mmmm ???? 7541 YYYY ????
76210 mmmmm ????? 76210 YYYYY ?????
76431 YYYYY ?????1 3 4 6 7m m m m m? ? ? ? ?
利用直接观察法填卡诺图，写出最小项之和表达式。并
变换为译码器反码输出形式
最后画出逻辑电路图
0 1 2 3
BIN/OCT(1)
1 2 EN
3 1 3 4 6 7F Y Y Y Y Y? ? ? ? ?
2 0 1 2 6 7F Y Y Y Y Y? ? ? ? ?
1 1 4 5 7F Y Y Y Y? ? ? ?
0 1 2 3
BIN/OCT(2)
1 2 EN
& F
3
& F
2
& F
1
1A
B
C
AB
CD 00 01 11 10
00
01
11
10
10
X 1
0
1
X
X
0
0
1
0
X
X
0
X
AB
CD 00 01 11 10
00
01
11
10
码制变换译码器的功能是将一种码制转换为另一种码制。
⑴ 码制变换设计举例
例 1,设计一个将余三码转换为 8421BCD码的转换电路。
解：首先列出转换真值表。
A B C D
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
x
x
x
x
x
x
0
0
0
0
0
0
0
0
1
1
AB ACD
W X
CB BCD DB
A C DABW ??
B C DDBCBX ???
AB
CD 00 01 11 10
00
01
11
10
11
X 0
0
1
X
X
1
0
0
1
X
X
0
X
AB
CD 00 01 11 10
00
01
11
10
00
X 1
0
1
X
X
0
1
0
1
X
X
0
X
Y
Z
DC
DC
D
DCDCY ??
DZ ?
A C DABW ??
B C DDBCBX ???
A C DABW ??
B CDDBCAX ???
DCDCY ??
DZ ?
1
1
1
&
&
&
&
&
&
&
&
&
&
A
B
C
D
W
X
Y
Z
解：设 B3,B2、
B1,B0表示输入二进
制代码,G3,G2,G1、
G0为转换电路输出的
格雷码。
用观察法直接写出：
33 BG ?
232 BBG ??
121 BBG ??
010 BBG ??
B3 B2 B1 B0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
G3 G2 G1 G0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
如果要将格雷码转换
为四位二进制码，方法完
全相同 。
33 GB ?
232 GGB ??
1231 GGGB ???
01230 GGGGB ????
=1
=1
=1
3B
2B
1B
0B
3G
2G
1G
0G
G3 G2 G1 G0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
B3 B2 B1 B0
在数字系统中，需要将被测量及运算结果用十进制数码
形式显示出来。这就需要用数字显示译码器来驱动 LED、
LCD,CRT,VFD,PDP,OLED等显示器件。
⑴ 数字显示译码驱动电路
LED按发光段分为七
段和八段数码管。其字型
显示为：
每种显示器件都有不同的驱动电路。不同的驱动电路要
求有不同的显示译码电路。因此，先简单介绍显示器件及驱
动电路。
① 半导体发光二极管 (LED)。
发光二极管是将电能转换为光能的特殊器件。当外加正
向电压时，发光二极管能发出各种颜色，供显示使用选择。
a
b
c
d
e
f g
a
d
b
ce
ff gg
a
ce
f
发光二极管可以单独封装，也可以
组合封装为 LED数码管。
发光二极管按驱动方式又分为共阳
极和共阴极接法。
输
入
低
有
效
输
入
高
有
效
共阳极接法 共阴极接法
② 液晶显示器件 (LCD)
LCD是一种平板薄型显示器件，驱动电压低，工作电流
非常小，配合 CMOS电路可以组成微功耗系统。
a b f gc d e
a
b
c
d
e
f g
cde
a bfg
a b f gc d eV5?
★ 在没有外加电场的情况下, 液晶分子按一定取向整齐
排列, 液晶呈透明状态, 射入的光线由反射电极反射回来,
显示器呈白色 。
★ 加外电场以后,液晶分子因电离而产生正离子，在电
场的作用下运动，并碰撞其它液晶分子，破坏液晶分子的
整齐排列，使液晶呈现混浊状态，入射光线仅有小部分反
射回来，显示器呈暗灰色，这种现象叫动态散射效应。
★ 外电场消失,液晶又恢复整齐排列。
★ 将透明电极排列成, 8”型，只要选择不同的电极组合，
并加以正向电压，便能显示出字符来。
★ 为了使离子撞击液晶分子的过程不断进行, 通常在液
晶显示器的两个电极上加有几十至几百赫兹交变电压 。
LCD器件采用交流驱动电路
P 为输入脉冲，其工作频率 50~60HZ。
a 为译码电路输出的一个段位显示控制信号。
M, N 为液晶电极控制信号。将输入脉冲和段位控
制信号相异或，产生一个 M-N的交变电压信号，使液晶
显示器正常显示字符。
P
a
M
NM?
=1P
a M N
例：设计 8421BCD七段显示译码电路。 解：译码、显示电路有
两种接法，一种是 共阳极 接
法，另一种是 共阴极 接法。
本题采用共阳极设计。即：
输出, 0”表示 LED段 亮,输
出, 1”表示 LED段 灭
D C B A a b c d e f g 显示
0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 1 0 0 1 1 1 1 1
0 0 1 0 0 0 1 0 0 1 0 2
0 0 1 1 0 0 0 0 1 1 0 3
0 1 0 0 1 0 0 1 1 0 0 4
0 1 0 1 0 1 0 0 1 0 0 5
0 1 1 0 0 1 0 0 0 0 0 6
0 1 1 1 0 0 0 1 1 1 1 7
1 0 0 0 0 0 0 0 0 0 0 8
1 0 0 1 0 0 0 0 1 0 0 9
DCBA表示译码器
输入的 BCD代码。
a ~ g 表示输出的二
进制代码。
（用小规模集成电路设计）
a
d
b
ce
f g
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
1
0
0
1
0
X
0
0
0
X
X
a
由 8421BCD七段显示译码真值表直接填卡诺图
并进行化简。
ABC
ABCD
ABCABCDa ??
D C B A a b c d e f g 显示
0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 1 0 0 1 1 1 1 1
0 0 1 0 0 0 1 0 0 1 0 2
0 0 1 1 0 0 0 0 1 1 0 3
0 1 0 0 1 0 0 1 1 0 0 4
0 1 0 1 0 1 0 0 1 0 0 5
0 1 1 0 0 1 0 0 0 0 0 6
0 1 1 1 0 0 0 1 1 1 1 7
1 0 0 0 0 0 0 0 0 0 0 8
1 0 0 1 0 0 0 0 1 0 0 9
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
0
10
X
0
1
0
X
X
g
1
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
0
11
X
1
0
0
X
X
f
1
DC
BA 00 01 11 10
00
01
11
10
X 1
0
X
X
1
1
11
X
0
0
0
X
X
e
1
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
1
0
10
X
0
0
0
X
X
d
1
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
0
00
X
1
0
0
X
X
c
0
DC
BA 00 01 11 10
00
01
11
10
X 0
0
X
X
0
1
00
X
0
0
1
X
X
b
0 ABC
ACB
ACBABCb ??
ABC
ABCc ?
ABC
ABCD
CBA
ABCDC B AABCd ???
ABC
A
ABCAe ?? ABCDABCBAf ??? C B ABCDg ??
☆ e和 f不是最简与或式，目的是尽可能采用公共项。
BA
ABC
ABCD BCD
CBA
1
1
1
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
1
A
B
C
D
a
b
c
d
e
f
g
ABCABCDa ??
ACBABCb ??
ABCc ?
ABCDC B AABCd ???
ABCAe ??
ABCDABCBAf ???
C B ABCDg ??
用与非门实现：
每个段位两次求反，一次反
演，即可画出用与非门实现
的 7段译码器电路图。
★ A3~A0是字型译码器输入的 BCD地址代码。
★ Y a ~ Y g表示 字型译码器的段位显示代
码。并规定 灯亮为, 1”，不亮为, 0”。 所以
输出为高电平，可以驱动 共阴极 LED数码管。 LTRBI
RBOBI /
★ 灯测试输入端 LT
★ 消隐输入端 BI
★ 灭, 0”输入端 RBI
RBO★ 灭, 0”输出端
控制端：
RBOBI /
表示消隐输入 / 灭 0 输出端。
☆☆ 7448七段字型译码器逻辑图及功能表：
8
4
2
1
3A
2A
1A
0A
7448
a
b
c
d
e
f
g
aY
bY
cY
eY
fY
gY
dY
G 13
Y a
G 14
Y b
G 15
Y c
G 16
Y d
G 17
Y e
G 18
Y f
G 19
Y g
1
&
&
&
&
&
&
&
1
1
G 1
G 2
G 3
G 4
G 5
G 9
G 10
G 6
G 7
G 11
G 8
G 12
R B I
LT
B I /R B O
A 0
A 1
A 2
A 3
1
A' 0
A' 1
A' 2
A' 3
&
&
&
&
&
&
&
&
1
1
1
1
1
1
1
十 A3 A2 A1 A0 a b c d e f g 显示
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0
1 1 X 0 0 0 1 1 0 1 1 0 0 0 0
2 1 X 0 0 1 0 1 1 1 0 1 1 0 1
3 1 X 0 0 1 1 1 1 1 1 1 0 0 1
4 1 X 0 1 0 0 1 0 1 1 0 0 1 1
5 1 X 0 1 0 1 1 1 0 1 1 0 1 1
6 1 X 0 1 1 0 1 0 0 1 1 1 1 1
7 1 X 0 1 1 1 1 1 1 1 0 0 0 0
8 1 X 1 0 0 0 1 1 1 1 1 1 1 1
9 1 X 1 0 0 1 1 1 1 1 0 0 1 1
10 1 X 1 0 1 0 1 0 0 0 1 1 0 1
11 1 X 1 0 1 1 1 0 0 1 1 0 0 1
12 1 X 1 1 0 0 1 0 1 0 0 0 1 1
13 1 X 1 1 0 1 1 1 0 0 1 0 1 1
14 1 X 1 1 1 0 1 0 0 0 1 1 1 1
15 1 X 1 1 1 1 1 0 0 0 0 0 0 0
X X X X X X 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 X X X X X 1 1 1 1 1 1 1 1
LT RBI RBOBI/a
g b
ce
f
d
从功能表中看出：表中列出输入 BCD代码的前十个状态与 Y a
~ Y b 十个字型对应关系外，还规定了输入为 1010~1111这六个状态
下的显示字型。
附加控制功能介绍。
?LT
?BI
?RBI
RBO
灯测试输入端主
要用于检查 LED的好
坏。
消隐输入端（与
灭, 0”输出端共用）
灭, 0”输入端，
熄灭无意义的 0
灭, 0”输出端与
（灭, 0”输入端配
合使用）
0 时，输出 a ~ g 全,1”七段全亮。
1 时，正常译码。
0 时，不管输入何种状态，输出全 0
1 时，正常译码。
0 时，灭掉不要显示的 0,001→1
1 时，显示 0,不灭中间 0。 101→101
即：灭 0输入等于 0,灭 0输出一定等于 0。
LTR B IAAAAR B O ??? 0123
A3 ~ A0 = 0000
0?RBI
1?LT
当,（功能表倒数第二行）
0?RBO 表示本位应显示的 0已经灭掉。
功能扩展应用
将灭 0输出和灭 0输入配合使用，可以实现多位数码
显示的灭 0控制。
例：用六位译码、显示器和规定小数点位构
成具有灭 0功能的十进制显示器。
☆ 整数部分, 最高位灭 0输入接地，表示灭掉最高位无意义的 0。灭 0
输入等于 0,灭 0输出一定等于 0,表示可以连续灭掉高位两个 0。
☆ 小数部分, 灭 0输入和灭 0输出相反，最低位灭 0输入接地，同样 灭
0输入等于 0,灭 0输出一定等于 0，表示可以连续灭掉低位两个 0。最高
位接 5V，表示不灭 0。
☆ 振荡器 输入高电平时，经倒相使灭 0输入为 0,LED不显示。振
荡器输入低电平时，经倒相使灭 0输入为 1,LED显示。在振荡器的作
用下,LED一闪一闪显示。叫动态显示。
LT
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
RBI RBOBI/LT 842 1
a b c d e f g
1
RBI RBOBI/LT 842 1
a b c d e f g
V5 V5
3A
0A
A 3
A 2
A 1
A 0
LT
BI / RBO
RBI
Y a
Y b
Y c
Y d
Y e
Y f
Y g
V CC
GND
A 3
A 2
A 1
A 0
1
V CC
在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数
据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。
数据选择器是一个多输入，单输出的组合逻辑电路。
1、数据选择器的设计
例：用小规模电路设计 4选 1数据选择器
什么是 4选 1？用开关来表示。
00
01
10
11
在地址码的控制下，从 D0～ D4中任选一个送
到公共输出端 Y。
真值表,A1 A0 Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3
301201101001 DAADAADAADAAY ????
0D
2D
1D
3D
Y
11
1
0D
1D
2D
3D
1A
0A
Y
&
&
&
&
≥1
1
1 1
1
1
1
1
1
TG
TG
TG
TG
TG
TG
TG
TG
TG
TG
TG
TG
1
1
1
1
≥1
≥1
A1
A0
D10
D11
D12
D13
D20
D21
D22
D23
Y1
Y2
2,中规模 CMOS集成电路
CC4539双四选一数据选择
器原理图据选择器
1ST
2ST
1 X X 0 0
0 0 0 D10 D20
0 0 1 D11 D21
0 1 0 D12 D22
0 1 1 D13 D23
1ST ? ?2ST A1 A0 Y1 Y2
0
0
D10
D20
1 0
1 0
0
0
双四选一功能表,
3、中规模 TTL集成电路
74LS153双 4选 1数据选
择器工作原理
&≥1
&≥1
1
1
1
1
1
1
1S
2S
10D
11D
12D
13D
1A
2A
20D
21D
22D
23D
1Y
2Y
双四选一逻辑符号,
双四选一原理图,
D10
D20
D11
D12
D13
D21
D22
D23
Y1
Y2
双刀四掷开关
CD (R)
CD (L)
DVD (R)
DVD (L)
VCD (L)
VCD (R)
DTS (R)
DTS (L)
(L)
(R)
四选一逻辑符号,
MUX:多路开关
A0
A1
0
1 03G
D20
D21
D22
D23
2ST EN2
Y201
2
3
D10
D11
D12
D13
1ST EN1
Y101
2
3
MUX
1
0
2
3
EN
0
1 03G
MUX
A0
A1
D0
D1
D2
D3
ST
Y
☆ 8选 1数据选择器
8选 1数据选择器逻辑符号：
(74151)
A2~A0三位地址输入，可以从
8个输入数据 D7~D0中选择一个需
要数据到输出。
：选通端，低有效。ST
：互补输出端。,WY
D7~D0八个数据输入端。
反码输出。原码输出,WY
D0
D1
D2
D3
D4
D5
D6
D7
1
0
2
3
EN
0
1
MUX Y
2 7
0G
5
4
6
7
W
A0
A1
A2
ST
A2A1
A0 00 01 11 10
0
1
1 X X X 0 1
0 0 0 0 D0 / D0
0 0 0 1 D1 / D1
0 0 1 0 D2 / D2
0 0 1 1 D3 / D3
0 1 0 0 D4 / D4
0 1 1 1 D5 / D5
0 1 0 0 D6 / D6
0 1 1 1 D7 / D7
八选一功能表,
ST 2A 1A 0A Y W
用卡诺图表示 8选 1数据选择器：
D0
D
1
D2
D3
D6
D7
D4
D5
Y:原码输出卡诺图
例：用一片 2-4译码器和四片 8选 1数据选择器构成 32
选 1数据选择器。
解,25 = 32, 32选 1就需要 5位地址。
用 A4A3A2A1A0来表示地址码。
地址分配,A4A3作 2-4译码器地址输入。译码器输出分别接
四片 8选 1数据选择器的片选端 / ST。 在 A4A3作
用下，四片 8选 1分别被选中，片选端为 0的选择
器工作，片选端为 1的选择器不工作。
A2A1A0作 8选 1地址输入。在 A2A1A0作用下，选
择器 8个输出端分别被选中并输出。
片选信号
选择由那一片
选择器工作，
工作的选择器
那一位输出由
地址码决定。
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(1)07G
D0D1D2D3D4D5D6D7
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(2)07G
D8 D15 D16 D23
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(3)07G
0 1 2 3 4 5 6 7
0 1 2 EN Y
MUX(4)07G
D24 D32
A0
A1
A2
A3
A4
0
1
2
3
0
1
EN
BI
N/
OC
T
≥1 Y
A4 A3
0 0
0 1
1 0
1 1
A2 A1 A0 Y
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
1 0 0 D4
1 0 1 D5
1 1 0 D6
1 1 1 D7
选中第一片。0,0 ?Y
。 选中第二片 01 ?Y
选中第四片。0,3 ?Y
片选信号,
寻址信号, 例如：
A4A3A2A1A0=11101
选中第四片选择
器的 D5输出。
Y = D29
1
1
10
1
01
11
D5
D29
片。选中第 三0,2 ?Y
0 0 0
0 1 2 3 4 5 6 7
0 1 2 Y EN
MUX(2)07G
D8 D15 D23D16
0 1 2 3 4 5 6 7
0 1 2 Y EN
MUX(3)07G
A0
A1
A2
A3
A4
0
1
2
3
0
1
EN
MUX
Y
0 1 2 3 4 5 6 7
0 1 2 Y
MUX(1)07G
D0D1D2D3D4D5D6D7
EN
D32
0 1 2 3 4 5 6 7
0 1 2 Y EN
MUX(4)07G
D24
例如,A4A3A2A1A0=11101
A4 A3
0 0
0 1
1 0
1 1
在 A2A1A0地址码作用下，四片 8选 1都有输出，
总输出由高位地址吗 A4A3决定。
1
1
10
1
D5 D13 D21 D29
D29
两例区别 共同点：都实现 32选 1不同点：
扩展地址用 译码器 选择器选 42 14 ?
☆☆ 具有 N地址端的数据选择器实
现 N变量函数。地址数＝变量数。
例：用 8选 1数据选择器实现函数
CBBACAF ???
解,首先用卡诺图表示 8选 1选择器的功能表。
☆ 然后将给定函数填卡诺图。
☆ 其次比较两个卡诺图得出：
D0=D2=D3=D7=0
D1=D4=D5=D6=1
☆ 最后画出用 8选 1数据选择器实现函数 F的电路图。
令：
A2 = A
A1 = B
A0 = C
0 1 2 3 4 5 6 7
2 1 0EN Y
MUX07G
1
A B C F
A2A1
A0 00 01 11 10
0
1
0D
1D
2D
3D
6D
7D
4D
5D
AB
C 00 01 11 10
0
1 1
0
0
0
0
1
1
1
本例说明：
具有 N个地址输入的数据选择器，可以实现 N个变量的
函数。只需要将输入变量加到选择器的地址端，选择器的输
入端按卡诺图小方格中最小项的取值对应相连即可。
☆☆ 具有 N地址端的数据选择器实现 M变量函数。地址
数＜变量数。
实现 N<M 的组合逻辑函数有两种方法,☆ 扩展法☆ 降维法
一个 8选 1数据选择器可以实现 256种三变量函数。 28=256
例,用 8选 1数据选择器实现四变量函数
F(ABCD)=∑ m(1,5,6,7,9,11,12,13,14)
解,8选 1选择器有 3个地址输入端,8个数据输入端。而四变
量函数共有 16个最小项，要用 3个地址端的数据选择器
实现四变量函数，可以采用扩展法及降维法实现。
将两片 8选 1选择器扩展为 16选 1就可以实现四变量函数。
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
F(ABCD)=∑ m(1,5,6,7,9,11,12,13,14)
高位地址 A作片选信号：
A=0,片 1选通，片 2禁止。输出 m0~m7 中的数据 。
A=1,片 2选通，片 1禁止。输出 m8~m15中的数据。
BCD作为 8选 1的 A2A1A0地址输入信号。
每片选择器数据输入端的连接与 N地址实现 N变量函数的
方法相同。
本例也可以
用 4选 1选择
器扩展为 16
选 1。
1 56 7 9 11~14
0 1 2 3 4 5 6 7
2 1 0EN Y
MUX(1)07G
1
0 1 2 3 4 5 6 7
2 1 0EN Y
MUX(2)07G
A
B
C
D
1
≥1 F
F(ABCD)=∑ m(1,5,6,7,9,11,12,13,14)
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1 567 9 11 12~14
0 1 2 3
EN Y0 1
MUX(1)
0 1 2 3
EN Y0 1
MUX(2)
0 1 2 3
EN Y0 1
MUX(3)
0 1 2 3
EN Y0 1
MUX(4)
0 1 2 3
EN Y0 1
MUX(5)
D
C
BA
F
1
AB
00 01 11 10CD
00
01
11
10
0
0
0
0
0 0
0
1 1
1
1
1
1
1
1
1
AB
C 00 01 11 10
0
1
卡诺图的变量数称为该图的 维数 。所谓降维，就是降输入变量，
被降掉的变量填入相应的小方格中，叫做记图变量。
要求熟练掌握
例,F(ABCD)=∑m(1,5,6,7,9,11~14)
☆ 要求用 8选 1选择器实现该函数。
① 将 F填入四变量卡诺图：
② 将 D作为记图变量，（减少
一个变量 D)画出降维卡诺图 。
③ 填降维图：
ABC=000
ABC=001
ABC=010
ABC=011
ABC=100
ABC=101
ABC=110
ABC=111 Dm 填
7
Dm 填0
01填m
Dm 填2
13填m
Dm 填4
Dm 填5
16填m
D
D
D D
D0
1
1
④ 将完成后的降维图和 8选
1数据选择器卡诺图进行比
较，得出选择器输入信号。
AB
C 00 01 11 10
0
1
D
0
D
1
1
D
D
D
比较的结果：
D0 = D2 = D4 = D5 = D
D1 = 0
D6 = D3 = 1
DD7 ?
⑤ 画出用 8选 1实现函数 F的电路图。
☆☆ 本例若要求用 4选 1选择器实现函数 F，可进行二次
降维。即将三变量再降为两变量，以 C作为记图变量。
降维图和 8选 1数据选择器卡诺图进行比较
A2A1
A0 00 01 11 10
0
1
0D
1D
2D
3D
6D
7D
4D
5D
1
2
1
0
0 1 2 3 4 5 6 7
Y
70G
EN
MUX
F
A
B
C
D
1
A
B
0 1
0
1
AB
C 00 01 11 10
0
1
D
0
D
1
1
D
D
D
降维过程：
当 AB = 00时：
当 AB = 01时：
当 AB = 10时：
当 AB = 11时：
DC0CDCF ????对应
CDC1CDCF ?????对应
? ?? ? DCDCCC ?????
? ? DCCDDCDCF ?????对应
DC
DC?
D
DC?
☆ 降维完成后，与 4选 1选择器卡诺图进行比较，比较的结果：
DCDCCCCF ????????? D1对应
A
B
0 1
0
1
☆ 最后画出用与非门及 4选 1
选择器组成的实现函数 F的电
路图 。
DCD 0 ? CDDCDD ????
DCD 1 ?? DCDC ????
DD2 ?
DCD 3 ?? CDDC ???
DC
DC? DC?
D
1 &
1
&
A
B
C
D
1A
0A
0 1
0
1
0D
1D
2D
3D
& 1
0 1 2 3
A1
A0
EN
70G
Y
F
MUX
教材图中有错
要求用数据选择器分时
传送 4位 8421BCD码，并
译码显示。A1 A0
地址码：
0000
☆ 只要地址码变化周
期大于 25次 /S,显示
2769无明显闪烁感。
01
23
1A
0AEN
Y
MUX
1 A
01
23
1A
0AEN
Y
MUX
2 B
01
23
1A
0AEN
Y
MUX
3 C
01
23
0AEN
Y
MUX
41A D
21 321
0EN
BI
N/
OC
T
10
00
01
10
01
11
10
10
1A
0A
七
段
译
码
器
3A
2A
1A
0A
ab
cd
ef
g
七
段
译
码
器
1 0
1
0
0 1
0
1
1
0
01
1
0 0
0 1
1 0
1 1
半加器：能完成半加功能的电路叫半加器。
不考虑低位来的进位加法叫半加。
两个二进制数之间的算术运算无论是加, 减, 乘,
除, 在计算机中都是化做若干步加法运算进行的 。 因
此, 加法器是构成算术运算器的基本单元 。
半加器逻辑符号：
输入端,A,B
输出端,S,CO
半加器真值表：
A B S CO
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
逻辑表达式：
BABABAS ????
ABCO ?
由逻辑表达式画出逻辑电路图：
半加器
A
加数
B
被加数
CO
进位输出
S 半加和
&
A
B S
CO
＝ 1
AB
C 00 01 11 10
0
1 1 1
1
1
AB
C 00 01 11 10
0
1 1 1
1 1
考虑低位来的进位加法称为全加。
能完成全加功能的电路叫全加器。
全加器逻辑符号,输入端,A,B,C i
输出端,S,CO
全加器真值表：
A B CI S CO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
利用卡诺图化简 S,CO：
? ?1,2,4,7,S ? ?
? ? ? ? ii CABBACBABAS ????
iCBA ???
? ?3,5,6,7OC ? ?
iO CBAABC ）（ ???
寻
公
共
项
iA B C? ? ?
进位输入
iC
加数 A
全加和
全加器 进位输出
被加数
S
oC
B
AB
C 00 01 11 10
0
1 1 1
1
1
方案一、用异或门和与非门实现。
iCBAS ???
iO CBAABC ）（ ???
? ? iCBAAB ???
? ? iCBAAB ???
方案二、用与非门和与或非门实现。
iiO BCACABC ???
ii BCACAB ???
中规模集成电路一般采用与或非门及非门实现的全加器。
CO按常规化简方法：
A
&
&
B
iC
oC
s=1=1
&
AB
C 00 01 11 10
0
1
2F
0
0
1
00
0
0
0
AB
C 00 01 11 10
0
1
1F
1
1
1
10
1
1
1
全加和 S如何用与或非门实现？
下面利用卡诺图变换的办法，找出 S和 之间的关系。
OC
= +·
21 FFCS O ???
iCBAF ?1
iCBAFF ?? 11
iCBA ???
iABCF ?2
? ? ii A B CCBAoCS ?????
iOiOO A B CCCCBCA ????
根据逻辑表达式画出
逻辑电路图。采用与或非
门构成的全加器
具有器件少，速
度快的特点，集
成全加器广泛采
用这种形式。
AB
C 00 01 11 10
0
1
S
1
1
1
10
0
0
0
AB
C 00 01 11 10
0
1
0C
1
1
0
11
0
0
0
A B iC
oC s
1 1
iiO BCACABC ???
≥1
&
≥1
&
集成全加器：在一位全加器的基础
上,通过多级级连可以构成多位全加器。
集成一位全加器逻辑符号。
当 N位二进制数相加时，进位方式有两种,◆ 串行进位◆ 并行进位
☆ 低位无进位输入，完成半加功能。
电路特点：
☆ 由四个一位二进制全加器通过
串行级连组成四位二进制全加器。
☆ 每一位全加器的进位输出，送给下一级的进位输
入端。高位的加法运算必须等到低位的加法运算完成
后，才能正确进行。
Σ
iC oC
Σ
iC oC
0F
0A 0B
Σ
iC oC
1F
1A 1B
Σ
iC oC
2F
2A 2B
Σ
iC oC
3F
3A 3B
优点,结构简单。在一些中、低速数字设备中仍有应用。
缺点,速度慢。四位二进制全加器，要经过 4级门的延迟时间。
超前进位：是各级进位同时发生，高位加法不必等低位
的运算结果。所以工作速度得以提高。即：只用了一级门的
传输延迟时间。
4位全加器的逻辑符号,
输入端, P 加数,Q 被加数。每组有
四个输入。 C i 进位输入端。
输出端, ∑ 表示四位全加和输出端，
CO进位输出端。
超前进位中规模集成电路型号有：
54/74283,CC/CD4008
（并行进位）
3
2
1
0
P
Σ OC
Q
3
2
1
0
3
2
1
0
Σ
iC
进位输出信号仅需要
一级反向器和一级与或非
门的传输延迟时间。
运算速度的缩短是以
增加电路的复杂程度为代
价换取的。
当加法器的位数增加时，
电路的复杂程度也随之急
剧上升。
CO
S3
S2
S1
S0
&
&
&
&
&
≥1
&
&
&
&
&
&
&
&
≥1
≥1
≥1
≥1
1 1
=1
=1
=1
=1
B3
B2
B1
B0
A0
A1
A2
A3
CI
X
A 1 A 0
B 1 B 0
A 1 B 0 A 0 B 0
A 0 B 1A 1 B 1 C 1C 2+
P 0P 1P 2P 3
全加器除了作二进制加法外，还可以做乘法运算、
8421BCD码的加法运算、及实现码制变换等。
⑴ 试用全加器完成二进制乘法功能。
以两个两位二进制数相乘为例。
A = A1 A0 B = B1 B0
P = AB = A1A0 X B1B0
P0 = A0 B0
P1 = A1 B0 + A0 B1
P2 = A1 B1 + C1
P3 = C2
P1不能用与或门实现，
与或门不可能产生进位位。
C1 为 A1 B0 + A0 B1的进位位。
C2 为 A1 B1 + C1的进位位。
为什么片 1的 C i,片 2的 B 要接地?
② 码制变换电路
☆ 采用四位全加器将 8421BCD
码转换为余三码。
余三码＝ 8421BCD码＋ 0011
有固定的转换关系 。 转换电
路如图所示。
01 ??? BA
BABA ???? 0
P0 = A0 B0
P1 = A1 B0 + A0 B1
P2 = A1 B1 + C1
P3 = C2
3
2
1
0
P
OC
Q
3
2
1
0
3
2
1
0
Σ
iC
Σ8
4
2
1
1
A
B
C
D
1P 2P 3P
Σ
iC oCA B
Σ
iC oCA B
& & &
0P
0A 0B
&
1A 1B
☆ 采用四位全加器将 5421BCD码转换为 2421码。
输入
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
输出
W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
5421真值表,2421真值表：
有固定转换关系
3
2
1
0
P
Σ OC
Q
3
2
1
0
3
2
1
0
Σ
iC
A
B
C
D
A
W
X
Y
Z
③ 用四位全加器构成一位 8421BCD码加法电路
题意分析：两位 8421BCD码相加，其和应为 8421BCD
码。如果其和不是 8421BCD 码，则结果错误，应加修正。
☆ 相加之和小于等于 9 相加结果正确。
4
3+
7
0 1 0 0
0 0 1 1+
0 1 1 1
0 1 1 0
0 1 1 1+
1 1 0 1
1 1 0 1
0 1 1 0+
0 0 1 11、
1 0 0 0
1 0 0 1+
0 0 0 11、
0 0 0 1
0 1 1 0+
0 1 1 1
1
1、
6
7+
31
8
9+
71
0111是 8421BCD码的 7,结果正确。
☆ 相加之和大于 9 相加结果错误，需加 6 修正 。
1101在 8421BCD
码中是非法码。需
加 6 修正。
产生进位，
本位和正
确。
☆ 相加之和产生进位,且结果错误，需加 6 修正。
本位和不是 7而
是 1,结果错误。
结果正
确。
8421BCD码是逢十进一，四位二进制是逢十六进一，
两者进位关系不同，其中恰好相差 6,因此需加 6修正。
★ 电路设计
设计两个一位 8421BCD码加法电路应由三部分组成。
1、实现两个一位 8421BCD加法电路
2、产生修正控制信号 F
3、完成加 6 修正 （ 1,3 项由四位全加器实现）
加 6修正
结果正确
加 0修正
结果错误
8421输入
8421输入
四
位
全
加
器
8421输出
四
位
全
加
器
修正控
制信号
AB
CD 00 01 11 10
00
01
11
10
1
1
1 1
1 1
修正信号应在有进位信号 CO产生、或两个 8421BCD
码相加之和为 10~15的情况下产生。即,有进位，有误
码时 产生修正信号 F 。
? ???? 15,14,13,12,11,10mOCF
相加之和大于 9的化简
AC
AB
ACABCF O ???
ACABC O ???
ACABC O ???
ACABCF O ???
相加之和小于 9,加 0修正。
有进位或相加之和大于 9,加 6修正。
CO作进位输出
&&
1
32
10 P
Σ OC
Q
32
10
32
10Σ
iC
84
21
84
21
AB
CD
32
10 P
Σ OC
Q
32
10
32
10Σ
iC
84
21
OC&
能够完成比较两个数字的大小或是
否相等的逻辑电路称为数值比较器。
1,设计一位二进制数 A和 B的数值比较器。
FA>B FA=B FA<BA B
0 0 0 01
0 1
1 0
1 1
0 0 1
1 0 0
0 1 0
☆ 由真值表写出逻辑表达式：
ABABAF BA ????
ABAABBBABAABBAF BA ???????
ABBBAF BA ???
☆ 最后根据逻辑表达式画出逻辑电路图。
A
&
&
&
&
≥1&
B
FA>B
FA<B
FA=B
FA>B
FA=B
FA<B
A
B
比
较
器
☆ 四位数值比较器逻辑符号
A3~A0,B3~B0是两个相比较的
4位二进制数。
A<B,A=B,A>B三个级联输入端。
FA<B,FA=B,FA>B为比较结果输出端。
☆ 比较原则：
对于多位数值比较，先比较最高位，在高位相等的条
件下，取决于低位的比较结果。
例如,最高位 A>B,则不论其它位情况如何，肯定 A>B。
最高位 A<B,则不论其它位情况如何，肯定 A<B。
只有 A=B,才比较次高位，决定相比较数的大小。当
四位比较结果都相等，再比较级联输入端。
01
2
3
P
01
2
3
Q
<=
>
COMP
P<Q
P=Q
P>Q
FA=B
FA>B
FA<B
A0
A1
A2
A3
A<B
A=B
A>B
B0
B1
B2
B3
A3A2A1A0和
B3B2B1B0是两个比较
的 4位输入端。
I(A<B),I(A＝ B)、
和 I(A〉 B)、是扩展端。
Y(A<B),Y(A＝ B)、
和 Y(A〉 B)、是输出端。
1
1
1
1
1
1
1
1
1
1
1 &
&
&
&
&
&
&
&
&
&
&
&
≥1
≥1
≥1
≥1
≥1
1 1&
1
1
1
1≥1
A3
B3
A2
B2
A1
B1
A0
B0
IA<B
IA=B
IA>B
YA<B
YA=B
YA>B
输 入 输 出
A3B3 A2B2 A1B1 A0B0 A>B A<B A=B FA>B FA=B FA〈 B
A3>B3 X X X X X X X X X 1 0 0
A3<B3 X X X X X X X X X 0 0 1
A3=B3 A2>B2 X X X X X X X 1 0 0
A3=B3 A2<B2 X X X X X X X 0 0 1
A3=B3 A2=B2 A1>B1 X X X X X 1 0 0
A3=B3 A2=B2 A1<B1 X X X X X 0 0 1
A3=B3 A2=B2 A1=B1 A0>B0 X X X 1 0 0
A3=B3 A2=B2 A1=B1 A0<B0 X X X 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0
A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 0 1
A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 1 0
利用两片 4位数值比较器扩展为 8位数值比较器。
串联比较：
本例为串行 8位比较器，两片同时比较。
入相比较。都相等时，再与级联输当 03 03 AA BB ??
低位片的比
较结果送入高位
片的级联输入端，
参与高位片的比
较 。
01
2
3
P
01
2
3
Q
<=
>
COMP
P<Q
P=Q
P>Q
A0
A1
A2
A3
A<B
A=B
A>B
B0
B1
B2
B3
1
FA=B
FA>B
FA<B
01
2
3
P
01
2
3
Q
<=
>
COMP
P<Q
P=Q
P>Q
A4
A5
A6
A7
B4
B5
B6
B7
2
由于数据的存取、传送和运算过程中难免会发生
错误。奇偶校验码就是检验这种差错的代码。
具有 奇偶检验能力 及 产生检验码 的电路称为奇偶
校验 /产生器。
☆ 奇偶校（检）验码 ;
奇校验,信息位＋校验位 1的个数为奇数。
偶校验,信息位＋校验位 1的个数为偶数。
1、设计 4位二进制奇偶位产生器及奇偶校验器。
（采用偶校验）
☆ 先设计偶校验位产生器。
48BB
12BB
00 01 11 10
00
01
11
10 1 1
1 1
1 1
1 1
B8B4B2B1 P（偶）
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
用卡诺图进行化简。
P=B8⊕B 4⊕B 2⊕B 1
偶校验位 P由三个异
或门组成。
☆ 当信息位 B8~B1中,1”的个数为奇数
时 P=1,为偶数时 P=0。
☆ 完成偶校验位
产生器设计后，要
检验所传送的信息
位及偶校验位是否
正确，还应设计偶
校验检测器。
=1 =1
8B 4B 2B 1B
8B 4B 2B 1B
=1
P
三个异或门能鉴别出 B8~B1中,1”的奇
偶数，那么要鉴别 B8~B1及偶校验位 P的奇
偶性，只要增加一个异或门即可。
如果传输正确,P′ = P,E = 0。
如果传输错误,P′≠ P,E = 1。
☆ 推论,利用异或门可以进行奇偶校验。
如果有 n位二进制输入经异或运算后，得出
校验位 F为：
F = P1⊕ P2 ⊕ ┈⊕ P n
如果 n个输入中, 1”的总数为奇数,F=0
如果 n个输入中, 1”的总数为偶数,F=1
以上讨论如何用小规模集成电路设计四位二进制奇偶位
检验 /产生器。规模集成电路 74180不做介绍。
=1 =1
=1
8B 4B 2B 1B
'P
P
=1
E
① 逻辑符号：
奇输出
偶输出
八位
二进
制输
入端
控制端
ODD:奇控制输入端
EVEN:偶控制输入端
FOD,FEV是一对互补输出端。
不可以同时为 0,也不可以同时为 1。
② 电路特点：
☆ 输入 A~H八 个输入＋奇（偶）控制输入 ＝ 9位
☆ 该集成电路具有奇偶位产生、校验两种逻辑功能于一体。
③ 工作原理：
如果 A~H中
1的个数为 ;
偶数 OD DFEV ?
E V E NF OD ?
奇数 E V E NF EV ?
OD DFOD ?
相对的非
相同的非
A
B
C
D
E
F
G
H
ODD
EVEN
EVF
ODF
12 ?K
输 入 输出
A~H中 1的个数 EVEN ODD FEV FOD
偶数 1 0 1 00 1 0 1
奇数
1 0 0 1
0 1 1 0
X
1 1 0 0
0 0 1 1
OD DFEV ?
E V E NF OD ?
E V E NF EV ?
OD DFOD ?
互
补
输
出
输出错误
A
BC
DE
FG
HODD
EVEN
EVF
2
ODF
12 ?K 奇输出
偶输出
1
接
收
门
D0
D7
D0
D7
A
BC
DE
FG
H
1 ODD
EVEN
EVF
1
ODF
12 ?K
奇输出
偶输出
当 D7~D0中有偶数个 1，如 00001111
奇校验输出, 10E V E NF
1OD ???
片 1传送 000011111共 9位
片 1奇校验
位产生器
片 2奇
校验检
验电路
接收无错,1022 ??? E V E NF OD
接收门开启，数据继续传送。
接收有错,接收到 00000111奇数个 1
0
00
01
1
1
1
1
1
0
1
0122 ??? OD DF OD
0
接收门关闭，停止数据传输。
